基于DXP的PCB設(shè)計(jì)及制作

1、2022年3月6日22時(shí)41分2022年3月6日22時(shí)41分 印制導(dǎo)線寬度 導(dǎo)線寬導(dǎo)線寬度（度（mmmm）1 11.51.52 22.52.53 33.53.54 4導(dǎo) 線 面 積(mm2)0.050.0750.0750.10.1250.150.1750.2導(dǎo) 線 電 流(A)11.522.533.542022年3月6日22時(shí)41分導(dǎo)電圖形間距 相鄰導(dǎo)電圖形之間的間距由它們間的電位差決定。導(dǎo)導(dǎo) 線線 間間 距距(mm)(mm)0.50.51 11.51.52 23 3工工 作作 電電 壓壓(V)(V)1001002002003003005005007007002022年3月6日22時(shí)41分去覆

2、銅板上的氧化層2022年3月6日22時(shí)41分2022年3月6日22時(shí)41分2022年3月6日22時(shí)41分 1、雙擊桌面Altium Designer圖標(biāo)即進(jìn)入Altium Designer設(shè)計(jì)環(huán)境 2、建立新的工作區(qū)（即工作臺(tái),后綴名*.DsnWrk）2022年3月6日22時(shí)41分3、建立新的工程（建立PCB工程,后綴名*.PrjPCB）4、給工程添加新的schematic文件(右鍵單擊工程名,后綴名*.SchDOC)2022年3月6日22時(shí)41分5、給工程添加新的PCB文件(右鍵單擊工程名,后綴名*.PcbDOC)2022年3月6日22時(shí)41分注意： 以上每個(gè)步驟執(zhí)行完后應(yīng)即時(shí)保存在你的文件

3、夾中，因?yàn)楦鱾€(gè)文件在存儲(chǔ)上均相互獨(dú)立，但DXP會(huì)為它們建立內(nèi)在的聯(lián)系關(guān)系 當(dāng)用戶打開另一工作區(qū)時(shí)，當(dāng)前工作區(qū)必須先被關(guān)閉，否則系統(tǒng)會(huì)首先提示用戶保存當(dāng)前工作區(qū)內(nèi)任何未保存的文件2022年3月6日22時(shí)41分 開始設(shè)計(jì)Schematic之前首先應(yīng)進(jìn)行工程和文檔設(shè)置: ProjectOptions2022年3月6日22時(shí)41分Error Reporting 設(shè)置設(shè)計(jì)草圖檢查Connection Matrix 連接報(bào)錯(cuò)設(shè)置Comparator 設(shè)置文件之間差異是否報(bào)告2022年3月6日22時(shí)41分SCH原理圖環(huán)境設(shè)置：設(shè)計(jì)文檔選項(xiàng)2022年3月6日22時(shí)41分作用：1) 設(shè)置紙張大小2) 設(shè)置柵格大

4、小3) 設(shè)置公制或英制注意： 電氣柵格應(yīng)比捕捉柵格小點(diǎn)2022年3月6日22時(shí)41分放置元件： 元件放置前應(yīng)按下Tab鍵設(shè)置元件屬性 在含有數(shù)字ID對(duì)象放置時(shí)，它們的標(biāo)識(shí)符會(huì)自動(dòng)遞增，對(duì)象所做的設(shè)置會(huì)自動(dòng)作為該類型的默認(rèn)設(shè)置，除非右圖“Permanent”被選中2022年3月6日22時(shí)41分 1)自動(dòng)和手動(dòng)連接的導(dǎo)線接點(diǎn)顏色 2)文件錯(cuò)誤、警告顏色 設(shè)置：PreferenceSchematicCompiler2022年3月6日22時(shí)41分2022年3月6日22時(shí)41分 自動(dòng)跨線形式設(shè)置：PreferenceSchematicGeneral顯示Cross-Overs 選擇是否讓元件和導(dǎo)線保持電氣

5、連接而共同移動(dòng)（選擇“一直拖拉”）2022年3月6日22時(shí)41分Tip: 放置導(dǎo)線時(shí)，按Shift+Space快捷鍵可循環(huán)切換導(dǎo)線放置模式，有以下多種模式可選： 1) 90度 2) 45度 3) 任意角度 4) 自動(dòng)連線 按下Space鍵可以在1與2之間或3與4之間切換2022年3月6日22時(shí)41分Tip: 移動(dòng)對(duì)象時(shí): 1) 按Space鍵旋轉(zhuǎn) 2) X和Y實(shí)現(xiàn)鏡像 3) Alt鍵限制移動(dòng)沿水平或垂直方向 改變視野： 1)V+D 適合文件（A4） 2)V+F 適合所有器件2022年3月6日22時(shí)41分文檔右下方system按鍵可快速調(diào)出各類信息2022年3月6日22時(shí)41分 右側(cè)Librar

6、ies按鍵可調(diào)出原件查找?guī)欤ㄟ^原件的英文縮寫來查詢?cè)?例： 電阻：res 電容：cap 二極管：diode 三極管：npn或pnp2022年3月6日22時(shí)41分Tip: 電阻：RES1，RES2，RES3，RES4；封裝屬性為axial系列，AXIAL0.3-AXIAL0.7 其中0.4-0.7指電阻的長度(單位為英寸) 無極性電容：cap;封裝屬性為RAD-0.1到rad-0.4，瓷片電容：RAD0.1-RAD0.3，其中0.1-0.3指電容大小 電解電容：cap pol;封裝屬性為rb.2/.4到rb.5/1.0 電位器：pot1,pot2；封裝屬性為vr-1到vr-5 二極管：dio

7、de;封裝屬性為diode-0.4(小功率)diode-0.7(大功率)， 其中0.4-0.7指二極管長短 三極管：NPN/PNP;常見的封裝屬性為to-18（普通三極管）to-22(大功率三極管)to-3(大功率達(dá)林頓管) 石英晶體振蕩器：XTAL 數(shù)碼管：dpy 集成塊：DIP8-DIP40, 其中指有多少腳，腳的就是DIP8 2022年3月6日22時(shí)41分常用庫名稱： 1)基本電了元器件Devices.IntLib 2)連接插頭類Connectors.IntLib2022年3月6日22時(shí)41分Tip: 每個(gè)元件的引腳連接的點(diǎn)都形成一個(gè)網(wǎng)絡(luò)，電氣相連的點(diǎn)形成一個(gè)共同的網(wǎng)絡(luò) 連線上放置網(wǎng)絡(luò)標(biāo)

8、記時(shí)應(yīng)跟連線接觸，光標(biāo)變?yōu)榧t色十字準(zhǔn)線 不同地方用同一網(wǎng)絡(luò)標(biāo)記代表電氣相連 總線沒有電氣屬性 端口放置主要用于電路文件之間的輸入輸出2022年3月6日22時(shí)41分創(chuàng)建原理圖清單報(bào)告2022年3月6日22時(shí)41分 用PCB向?qū)?chuàng)建一個(gè)新的PCB: Files(左下角)New from TemplatePCB Board Wizard2022年3月6日22時(shí)41分 工程已經(jīng)編譯且原理圖沒有錯(cuò)誤，可使用Updata PCB 產(chǎn)生工程變更命令（Engineering Chang Orders,ECOs）,然后生效并執(zhí)行更改2022年3月6日22時(shí)41分PCB工作環(huán)境設(shè)置： 設(shè)置柵格、層及設(shè)計(jì)規(guī)則 右圖

9、可設(shè)置公制或英制、柵格及頁面（A4）是否顯示2022年3月6日22時(shí)41分Snape to Center 選中可確保拖拉元件時(shí)，光標(biāo)設(shè)定為元件參考點(diǎn)2022年3月6日22時(shí)41分 控制在底部相應(yīng)的層是否需要顯示: Design管理層設(shè)置板層設(shè)置2022年3月6日22時(shí)41分定義板層及共同對(duì)象的顯示顏色DesignBoard Layers&Colors2022年3月6日22時(shí)41分 如果需要添加更多的層，用Layer Stack Manager添加:DesignLayer Stack Manager2022年3月6日22時(shí)41分 設(shè)計(jì)規(guī)則可用規(guī)則向?qū)Щ蛑苯釉O(shè)置: 特別可調(diào)制導(dǎo)線寬度（wi

10、dth）及電氣規(guī)則（Electrical）2022年3月6日22時(shí)41分 在Width下可利用Query Builder 來定制布線自定義規(guī)則(例如單獨(dú)設(shè)置電源和地線寬度)2022年3月6日22時(shí)41分 自動(dòng)布線前注意做好保存Auto RouteAll2022年3月6日22時(shí)41分多邊形鋪銅：PlacePolygon Pour 設(shè)置無需鋪銅區(qū)域：polygon pour cut 分隔鋪銅區(qū)域：Slice Polygon pour設(shè)置隔離區(qū)（可另行刪除）：Keep out 2022年3月6日22時(shí)41分 選擇鋪銅樣式和是否接到某個(gè)網(wǎng)絡(luò)（如地或電源）2022年3月6日22時(shí)41分Tip: fill

11、填充:表示直接覆蓋填充的區(qū)域，無論區(qū)域內(nèi)是是否有焊盤還是過孔。 Polygon敷銅：表示對(duì)某一區(qū)域內(nèi)的某一網(wǎng)絡(luò)進(jìn)行按照某一方式進(jìn)行覆蓋，對(duì)于不同的網(wǎng)絡(luò)進(jìn)行隔離。 fill:菜單欄-place-keepout-fill Polygon:菜單欄-place-Polygon pour-設(shè)置參數(shù)后即可,參數(shù)中一般要選擇(鎖定圖元,去掉死銅),鎖定圖元主要是為了敷銅不影響已經(jīng)布好的PCB. 對(duì)于已經(jīng)畫好的Polygon進(jìn)行分隔：菜單欄-place-slice Polygon pour即可實(shí)現(xiàn)2022年3月6日22時(shí)41分檢驗(yàn)PCB板設(shè)計(jì)： ToolsDesign rule CheckRun Design

12、 rule Check2022年3月6日22時(shí)41分報(bào)告輸出(Reports)：Bill of Materials:為了制作板的需求而創(chuàng)建一個(gè)在不同格式下部件和零件的清單 Component Cross Reference Report:在設(shè)計(jì)好的原理圖的基礎(chǔ)上，創(chuàng)建一個(gè)組件的列表2022年3月6日22時(shí)41分Tip：自制SCH與PCB封裝以獨(dú)立的文件形式存放，重新加入庫后才能使用99SE的庫或文件能被DXP直接打開，可用另存為的方式轉(zhuǎn)換成DXP的文件2022年3月6日22時(shí)41分使用PCB封裝向?qū)Э焖俳―IP封裝2022年3月6日22時(shí)41分制作集成庫1) 制作原理圖器件庫*.SchLib2) 制作PCB封裝庫*.PcbLib3) 新建集成庫*.LibPkg，并將以上兩個(gè)文件加入編譯并保存Tip:集成庫屬于一種工程文件2022年3月6日22時(shí)41分 設(shè)置紙張大小為A4，注意縮放模式Scale Print選擇設(shè)置：文件頁面設(shè)置1) Scale Mode 選擇打印比例2) Advanced 選擇打印的層3) Preview 進(jìn)行預(yù)覽2022年3月6日22時(shí)41分Tip: 可將不同的PCB設(shè)計(jì)圖拷貝在一起后集中打印2022年3月6日22時(shí)41分2022年3月6日22時(shí)41分 2022年3月6日22時(shí)41分 一、打印設(shè)計(jì)好的印刷電路板圖。 通過專業(yè)設(shè)計(jì)軟件將線路層使用激光打印機(jī)打印在熱