EDA7段數(shù)碼顯示譯碼器設(shè)計(jì)

1、EDA技術(shù)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)項(xiàng)目名稱：7段數(shù)碼顯示譯碼器設(shè)計(jì)實(shí)驗(yàn)日期：2012.06.04實(shí)驗(yàn)成績：實(shí)驗(yàn)評定標(biāo)準(zhǔn)：1）實(shí)驗(yàn)程序是否正確2）實(shí)驗(yàn)仿真、結(jié)果及分析是否合理3）實(shí)驗(yàn)報(bào)告是否按照規(guī)定格式實(shí)驗(yàn)?zāi)康亩?、?shí)驗(yàn)器材學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì)，學(xué)習(xí)VHDL的CASE語句應(yīng)用及多層次設(shè)計(jì)方法Quartusll7.2軟件：、實(shí)驗(yàn)內(nèi)容（實(shí)驗(yàn)過程）1、首先設(shè)計(jì)一個2選1的數(shù)據(jù)選擇器（1）打開軟件，選擇菜單file>new,在彈出的new對話框中選擇DeviceDesignFiles的VHDLFile項(xiàng)，按OK鍵后進(jìn)入VHDL文本編輯方式。libraryieee;根據(jù)7段數(shù)碼顯示譯碼器的功能編輯相應(yīng)的源程

2、序。如下useieee.stdogic_1164.all;entitydecl7sisport(a:instd_logic_vector(3downto0;led7s:outstdogic_vector(6downto0;enddecl7s;architectureoneofdecl7sisbeginprocess(abegincaseaiswhen"0000”=>led7s<="0111111”;when"0001"=>led7s<="0000110"when"0010"=>led7

3、s<="1011011"when"0011"=>led7s<="1001111"when"0100"=>led7s<="1100110"when"0101"=>led7s<="1101101"when"0110"=>led7s<="1111101"when"0111"=>led7s<="0000111"when&

4、quot;1000"=>led7s<="1111111"when"1001"=>led7s<="1101111"when"1010"=>led7s<="1110111"when"1011"=>led7s<="1111100"when"1100"=>led7s<="0111001"when"1101"=>led7s<=

5、"1011110"when"1110"=>led7s<="1111001"when"1111"=>led7s<="1111001"whenothers=>nuII;endcase;endprocess;endone;2、對該VHDL語言進(jìn)行編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按鈕用來檢查源程序的正確性。3?、編譯和仿真仿真前要新建波形文件：filenewotherfilesvectorwaveformfile點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空日欄點(diǎn)擊鼠標(biāo)右鍵，選

6、擇insertinsertnodeorbus在出現(xiàn)的對話框中直接點(diǎn)擊nodefinder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodesfound欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的selectednode中，點(diǎn)擊0K。在完成7段數(shù)碼顯示譯碼器源程序的編輯后，執(zhí)行Processingstartcompilation命令，對decl7s.vhd進(jìn)行編譯。在完成對源文件的編譯后，執(zhí)彳亍Filecreate/updatecreatesymbolfilesforcurren命令,為VHDL設(shè)計(jì)文件生成元件符號。其元件符號如圖所示符號如圖所示可以供其他電路和系統(tǒng)設(shè)計(jì)的調(diào)用4、下載選

7、擇電路模式6。用數(shù)碼8顯示譯碼輸出，鍵8、鍵7、鍵6、鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。目標(biāo)芯片選擇：實(shí)驗(yàn)箱上的目標(biāo)芯片為ACEX1K系列的EP1K30TC芯片，必須選擇正確的芯片才能下載成功。在菜單欄里選擇：assignmentsdevice在出現(xiàn)的對話框中選擇正確的芯片即可。(1)引腳的選擇：通過試驗(yàn)箱左下角的按鍵選擇模式6。鍵八、鍵七、鍵六、鍵五分別接a3、a2、a1、a0;PIO46PIO40分別接g,f,e,d,c,b,a.(2) 引腳綁定：引腳選定之后，可以把輸入輸出端口綁定在選擇好的引腳上。即a3綁定在引腳27上，a2綁定在引腳26上，a1綁定在引腳23上，a0綁定在引

8、腳22上，led7s6接在引腳95上，led7s5接在引腳92上，led7s4接在引腳91上，led7s3接在引腳90上，led7s2接在引腳89上，led7s1接在引腳88上led7s0接在引腳87上。如圖：下載和硬件測試：把實(shí)驗(yàn)箱連接好電源和計(jì)算機(jī)接口，把程序下載到目標(biāo)芯片上，就可以在實(shí)驗(yàn)箱上通過按鍵和發(fā)光二級管來檢驗(yàn)實(shí)驗(yàn)的正確性。5.設(shè)計(jì)加法計(jì)數(shù)器(1)打開軟件，選擇菜單file>new,在彈出的new對話框中選擇DeviceDesignFiles的VHDLFile項(xiàng)，按OK鍵后進(jìn)入VHDL文本編輯方式。根據(jù)加法計(jì)數(shù)器的功能編輯相應(yīng)的源程序。如下：libraryieee;useie

9、ee.stdogic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk,rst,en:instd_logic;cq:outstdogic_vector(3downto0;cout:outstd_logic;endcnt10;architecturebehavofcnt10isbeginprocess(clk,rst,envariablecqi:std_logic_vector(3downto0;beginifrst=Tthencqi:=(others=>'0'elsifclk'eventan

10、dclk='1'thenifen='1'thenifcqi<9thencqi:=cqi+1;elsecqi:=(others=>'0'endif;endif;endif;ifcqi=9thencout<='1'elsecout<='0'endif;cqv=cqi;endprocess;endbehav;6對該VHDL語言進(jìn)彳亍編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按鈕用來檢查源程序的正確性。7?、編譯和仿真仿真前要新建波形文件：filenewotherfilesvectorwaveformf

11、ile點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空日欄點(diǎn)擊鼠標(biāo)右鍵，選擇insertinsertnodeorbus在出現(xiàn)的對話框中直接點(diǎn)擊nodefinder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodesfound欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的selectednode中，點(diǎn)擊0K。在完成加法計(jì)數(shù)器源程序的編輯后，執(zhí)彳亍Processingstartcompilation命令，對cnt10.vhd進(jìn)彳亍編譯。下圖是加法計(jì)數(shù)器對應(yīng)的仿真波形在完成對源文件的編譯后，執(zhí)彳亍Filecreate/updatecreatesymbolfilesforcurren命令,為VHDL設(shè)計(jì)文

12、件生成元件符號。其元件符號如圖所示符號如圖所示可以供其他電路和系統(tǒng)設(shè)計(jì)的調(diào)用elkcqP.Orstcout8、利用元件例化語句，按實(shí)驗(yàn)書上的圖6.3方式連接成頂層設(shè)計(jì)電路。源程序如下:libraryieee;useieee.stdogic_1164.all;entitytanisport(clockO:instd_logic;ratO:instdogic;ena0:instd_logic;led:outstd_logic_vector(6downto0;cout0:outstdogic;endtan;architecturelangoftanissignaltmp:stdogic_vector

13、(3downto0;componentcnt10port(clk,rst,en:instd_logic;cq:outstdogic_vector(3downto0;cout:outstd_logic;endcomponent;componentdecl7sport(a:instd_logic_vector(3downto0;led7s:outstdogic_vector(6downto0;endcomponent;begincnt4b:cnt10portmap(clock0,rat0,ena0,tmp,cout0;decl7a:decl7sportmap(tmp,led;endlang;鈕用9

14、、對該VHDL語言進(jìn)行編輯后，無誤后進(jìn)行仿真。點(diǎn)擊相應(yīng)的編輯按來檢查源程序的正確性。、編譯和仿真仿真前要新建波形文件：filenewotherfilesvectorwaveformfile點(diǎn)擊OK后在出現(xiàn)的新建波形文件左邊空白欄點(diǎn)擊鼠標(biāo)右鍵，選擇insertinsertnodeorbus在出現(xiàn)的對話框中直接點(diǎn)擊nodefinder。之后，在出現(xiàn)的對話框中選擇list。當(dāng)左邊的nodesfound欄中出現(xiàn)設(shè)計(jì)文件的輸入輸出端口后，點(diǎn)擊加入到右邊的selectednode中，點(diǎn)擊OK。在完成7段數(shù)碼顯示譯碼器源程序的編輯后，執(zhí)行Processingstartcompilation命令，對tan.vhd進(jìn)行編譯。下圖是圖6.3對應(yīng)的仿真波形:11、下載.iIB*-*選擇電路模式6。用數(shù)碼8顯示譯碼輸出，鍵3作為時鐘輸入，或者直接接clocko.I目標(biāo)芯月選擇:實(shí)驗(yàn)箱上的目標(biāo)芯片為ACEX1K系列的EP1K30TC芯片，必須選擇正確的芯片才能下載成功。在菜單欄里選擇：assignmentsdevice在出現(xiàn)的對話框中選擇正確的芯片即可。(1引腳的選擇：通過試驗(yàn)箱左下角的按鍵選擇模式6。ClockO接clockO;.鍵八接ratO,鍵七接ena0;speake接coutO;PI