電子科技大學(xué)EDA指導(dǎo)書附完整答案

1、數(shù)字系統(tǒng)EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書學(xué)院：學(xué)號(hào)：姓名： 實(shí)驗(yàn)一 八位全加器的設(shè)計(jì)一、 預(yù)習(xí)內(nèi)容1. 結(jié)合教材中的介紹熟悉Quartus軟件的使用及設(shè)計(jì)流程；2. 八位全加器設(shè)計(jì)原理。二、實(shí)驗(yàn)?zāi)康?. 圖形設(shè)計(jì)方法二、實(shí)驗(yàn)?zāi)康?. 掌握?qǐng)D形設(shè)計(jì)方法；2. 熟悉Quartus軟件的使用及設(shè)計(jì)流程；3. 掌握全加器原理，能進(jìn)行多位加法器的設(shè)計(jì)。三、實(shí)驗(yàn)器材三、 實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求 1、用VHDL設(shè)計(jì)一個(gè)四位并行全加器； 2、用圖形方式構(gòu)成一個(gè)八位全加器的頂層文件； 3、完成八位全加器的時(shí)序仿真。五、實(shí)驗(yàn)原理與內(nèi)容1、原理：加法器是數(shù)字系統(tǒng)

2、中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。實(shí)驗(yàn)表明，4 位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器由4 位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。因此

3、本實(shí)驗(yàn)中的8 位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成。2、實(shí)現(xiàn)框圖： 1）四位加法器 四位加法器可以采用四個(gè)一位全加器級(jí)連成串行進(jìn)位加法器，實(shí)現(xiàn)框圖如下圖所示，其中CSA為一位全加器。顯然，對(duì)于這種方式，因高位運(yùn)算必須要等低位進(jìn)位來到后才能進(jìn)行，因此它的延遲非?？捎^，高速運(yùn)算肯定無法勝任。通過對(duì)串行進(jìn)位加法器研究可得：運(yùn)算的延遲是由于進(jìn)位的延遲。因此，減小進(jìn)位的延遲對(duì)提高運(yùn)算速度非常有效。下圖是減少了進(jìn)位延遲的一種實(shí)現(xiàn)方法。可見，將迭代關(guān)系去掉，則各位彼此獨(dú)立，進(jìn)位傳播不復(fù)存在。因此，總的延遲是兩級(jí)門的延遲，其高速也就自不待言。2）八位加法器用兩個(gè)并行四位加法器實(shí)現(xiàn)一個(gè)八位加法器的框圖如

4、下：六、實(shí)驗(yàn)步驟1、 用VHDL語言或圖形輸入法設(shè)計(jì)一個(gè)并行四位全加器；2、 利用步驟一得到的四位全加器使用圖形輸入法實(shí)現(xiàn)一個(gè)8位全加器；3、 對(duì)最后的頂層文件進(jìn)行編譯、仿真；4、 如果時(shí)間有余可以直接設(shè)計(jì)一個(gè)八位的串行全加器，比較上述兩種方法 綜合后的不同（主要從消耗資源和運(yùn)算速度考慮）。七、實(shí)驗(yàn)報(bào)告1、四位加法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4 is port(c4: in std_logic; a4: in std_logic_vector(3 do

5、wnto 0); b4: in std_logic_vector(3 downto 0); s4: out std_logic_vector(3 downto 0); co4: out std_logic);end entity adder4;architecture art of adder4 is signal s5:std_logic_vector(4 downto 0); signal a5,b5:std_logic_vector(4 downto 0); begin a5<='0'&a4; b5<='0'&b4; s5<

6、;=a5+b5+c4; s4<=s5(3 downto 0); co4<=s5(4); end architecture art;連線圖仿真波形2、 分析實(shí)驗(yàn)結(jié)果； 從波形中可以看出，S8的輸出由A8和B8的和來得到，而且顯示是以8個(gè)為一組進(jìn)行顯示的。3、 心得體會(huì)； 首先編寫正確的程序是非常重要的，特別注意拼寫的情況。另外在仿真是一定要搞清楚，頂層文件和其它組成文件的區(qū)別。在一開始就應(yīng)該注意到，免得在后面又重新來建立新的工程。八、問題及思考試設(shè)計(jì)一由8 位二進(jìn)制加法器為基本元件構(gòu)成的8位減法器。源程序library ieee;use ieee.std_logic_1164.all

7、;use ieee.std_logic_unsigned.all;entity adder8 is port(c8: in std_logic; a8: in std_logic_vector(7 downto 0); b8: in std_logic_vector(7 downto 0); s8: out std_logic_vector(7 downto 0); co8: out std_logic);end entity adder8;architecture art of adder8 is component adder4 is port(c4: in std_logic; a4:

8、in std_logic_vector(3 downto 0); b4: in std_logic_vector(3 downto 0); s4: out std_logic_vector(3 downto 0); co4: out std_logic); end component adder4; signal sc:std_logic; begin u1:adder4 port map(c4=>c8,a4=>a8(3 downto 0),b4=>b8(3 downto 0),s4=>s8(3 downto 0),co4=>sc); u2:adder4 port

9、 map(c4=>sc,a4=>a8(7 downto 4),b4=>b8(7 downto 4),s4=>s8(7 downto 4),co4=>co8); end architecture art;電路圖 仿真波形實(shí)驗(yàn)二 用七段LED顯示8421BCD碼的VHDL設(shè)計(jì)一、預(yù)習(xí)內(nèi)容1、 結(jié)合附錄一了解EDA實(shí)驗(yàn)箱的原理；2、 七段LED顯示原理；3、 怎樣用VHDL實(shí)現(xiàn)8421BCD碼在七段LED數(shù)碼管上顯示。二、實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?. 了解VHDL進(jìn)行EDA設(shè)計(jì)的基本步驟；2. 學(xué)會(huì)用Quartus進(jìn)行時(shí)序仿真；3. 了解EDA實(shí)驗(yàn)箱的基本功能；三、實(shí)驗(yàn)器材驗(yàn)器

10、材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求1. 用VHDL設(shè)計(jì)具有清除端、使能端，計(jì)數(shù)范圍為0-999的計(jì)數(shù)器設(shè)計(jì)。輸出為8421BCD碼；2. 用VHDL設(shè)計(jì)七段LED譯碼顯示電路；3. Quartus進(jìn)行時(shí)序仿真；4. 下載該程序驗(yàn)證程序是否正確；5. 請(qǐng)事先準(zhǔn)備一個(gè)優(yōu)盤，本實(shí)驗(yàn)程序需要保存，后面實(shí)驗(yàn)需要用到。五、實(shí)驗(yàn)原理與內(nèi)容1、 8421BCD編碼 在數(shù)字系統(tǒng)中常用四位二進(jìn)制代碼來表示一位十進(jìn)制數(shù)字0、1、2、9，稱之為二十進(jìn)制代碼，即BCD碼。將十進(jìn)制數(shù)編成BCD碼的電路，稱為稱二十進(jìn)制（BCD）編碼器。二-十進(jìn)制編碼的方案很多，若BCD編碼器

11、采用8421編碼方案，稱為8421BCD編碼器。2、 七段譯碼器下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。其中A，B，C，D 接撥號(hào)開關(guān)，a，b，c，d，e，f，g 接數(shù)碼顯示接口，管腳映射均為I/O 口，映射后，通過撥號(hào)開關(guān)改變輸入二進(jìn)制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。3、 譯碼器真值表數(shù)值輸入輸出ABCDabcdefg000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111B1011001

12、1111C11001001110D11010111101E11101001111F11111000111六、實(shí)驗(yàn)步驟1、寫出七段譯碼器和具有清除端、使能端，計(jì)數(shù)范圍為0-999的計(jì)數(shù)器的VHDL源程序，編譯通過；2、進(jìn)行波形仿真；3、選定器件、映射管腳、編譯、下載。七、實(shí)驗(yàn)報(bào)告1、寫出實(shí)驗(yàn)源程序，畫出仿真波形；三、各模塊VHDL程序1、0-9計(jì)數(shù)器2、0-999計(jì)數(shù)器3、譯碼顯示模塊四、各模塊仿真測(cè)試 1、（1）0-9計(jì)數(shù)器功能仿真：2、（1）0-999計(jì)數(shù)器功能仿真：3、（1）譯碼顯示電路功能仿真4、（1）整體時(shí)序仿真：五、實(shí)驗(yàn)結(jié)論：1、十進(jìn)制計(jì)數(shù)器確實(shí)能實(shí)現(xiàn)對(duì)時(shí)鐘脈沖的計(jì)數(shù)并且產(chǎn)生進(jìn)位輸出

13、；2、由十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)成的0-999計(jì)數(shù)器也能實(shí)現(xiàn)對(duì)時(shí)鐘脈沖的計(jì)數(shù)，并且產(chǎn)生進(jìn)位輸出，而且輸出的計(jì)數(shù)符合8421碼格式。3、七段顯示程序的輸出是十六進(jìn)制形式，輸出結(jié)果與原理完全一致。4、各個(gè)仿真波形均有延遲。5、各模塊及總體均符合功能設(shè)計(jì)要求。六、思考題：要譯出0-9和一，只需要將譯碼模塊中的when others=> dout<=“0000000”改為：when others=> dout<=“0000001”即可。實(shí)驗(yàn)三 掃描顯示電路設(shè)計(jì)一、預(yù)習(xí)內(nèi)容 1、什么是掃描顯示； 2、怎樣實(shí)現(xiàn)數(shù)碼顯示； 3、寫出原理草圖，寫出源程序。二、 實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)?zāi)康?、進(jìn)一步熟悉用

14、VHDL進(jìn)行EDA設(shè)計(jì)方法；2、本實(shí)驗(yàn)與實(shí)驗(yàn)二的不同之處在八個(gè)數(shù)碼管都要穩(wěn)定地顯示；3、進(jìn)一步了解EDA實(shí)驗(yàn)箱的基本功能；三、 實(shí)驗(yàn)器材實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、 實(shí)驗(yàn)要求五、1、用VHDL設(shè)計(jì)一個(gè)掃描顯示電路，使得八個(gè)數(shù)碼管能同時(shí)顯示（要求顯示的值為自己的學(xué)號(hào)+100，如學(xué)號(hào)為1，則數(shù)碼管顯示101，多出的數(shù)碼管全顯示0），然后編譯、仿真；2、下載該程序，驗(yàn)證程序是否正確。3、請(qǐng)事先準(zhǔn)備一個(gè)優(yōu)盤，后面實(shí)驗(yàn)需要用到。五、實(shí)驗(yàn)原理與內(nèi)容數(shù)碼顯示板上一共有8 個(gè)數(shù)碼管，如果按照傳統(tǒng)的數(shù)碼管驅(qū)動(dòng)方式（靜態(tài)掃描方式），則需要8 個(gè)七段譯碼器進(jìn)行驅(qū)動(dòng)

15、，這樣既浪費(fèi)資源，有時(shí)電路工作也不可靠。所以現(xiàn)在最常見的數(shù)碼管驅(qū)動(dòng)電路已經(jīng)不用上述的靜態(tài)掃描方式了，而是采用動(dòng)態(tài)掃描顯示的方式，這種方式只需一個(gè)譯碼器就可以實(shí)現(xiàn)電路正常、可靠的工作，這樣大大節(jié)省資源。動(dòng)態(tài)數(shù)碼掃描顯示方式是利用了人眼的視覺暫留效應(yīng)，把八個(gè)數(shù)碼管按一定順序（從左至右或從右至左）進(jìn)行點(diǎn)亮，當(dāng)點(diǎn)亮的頻率（即掃描頻率）不大時(shí)，我們看到的是數(shù)碼管一個(gè)個(gè)的點(diǎn)亮，然而，當(dāng)點(diǎn)亮頻率足夠大時(shí)，我們看到的不再是一個(gè)一個(gè)的點(diǎn)亮，而是全部同時(shí)顯示（點(diǎn)亮），與傳統(tǒng)方式得到的視覺效果完全一樣。因此我們只要給數(shù)碼管這樣一個(gè)掃描頻率，那么就可以實(shí)現(xiàn)兩個(gè)以上的數(shù)碼管同時(shí)點(diǎn)亮。而這個(gè)頻率我們可以通過一個(gè)計(jì)數(shù)器來產(chǎn)

16、生，只要計(jì)數(shù)頻率足夠大，就可以實(shí)現(xiàn)我們的要求。事實(shí)上，因?yàn)閿?shù)碼管點(diǎn)亮不是瞬間就可以的，它也需要一定的時(shí)間，該時(shí)間與數(shù)碼管的選擇有關(guān)系。為了折中這一對(duì)矛盾，實(shí)驗(yàn)中一般可將計(jì)數(shù)頻率選擇在100Hz左右肯定可以滿足上述兩個(gè)要求。動(dòng)態(tài)數(shù)碼掃描顯示的硬件電路設(shè)計(jì)要求是：對(duì)共陰數(shù)碼管，將其公共端陰極接三八譯碼器的輸出，三八譯碼器的輸入為位選信號(hào)輸入；將8 個(gè)（或更多）的數(shù)碼管的相同段接在一起，然后引出。原理圖如下：6、 實(shí)驗(yàn)步驟1、調(diào)出實(shí)驗(yàn)二的源程序，檢查是否正確；2、修改實(shí)驗(yàn)二程序?qū)崿F(xiàn)0999的8421BCD碼，并將結(jié)果通過數(shù)碼管顯示；3、編譯、仿真程序；4、下載程序判斷是否正確。七、實(shí)驗(yàn)報(bào)告 1、寫出

17、實(shí)驗(yàn)源程序，畫出仿真波形；七段譯碼器源程序Library ieee;Use ieee.std_logic_1164.all;Entity BCD is Port(bcd:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0);End entity BCD;Architecture rt1 of BCD isBegin Process(bcd) isBegin Case bcd is When "0000"=>y<="1111110"When "0001&

18、quot;=>y<="0110000"When "0010"=>y<="1101101"When "0011"=>y<="1111001"When "0100"=>y<="0110011"When "0101"=>y<="1011011"When "0110"=>y<="1011111"When "

19、;0111"=>y<="1110000"When "1000"=>y<="1111111"When "1001"=>y<="1111011"When others=>y<="0000000" End case;End process;End architecture rt1;計(jì)數(shù)器源程序Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigne

20、d.all;Entity count is Port(clk,reset:in std_logic; d:out std_logic_vector(2 downto 0);End entity count;Architecture rt1 of count isSignal y:std_logic_vector(2 downto 0);Begin Process(clk,reset) is Begin d<=y; if reset='1' then y<="000" else if (clk'event and clk='1

21、9;) then if (y="111") then y<="000" else y<=y+'1' end if; end if; end if;end process;end architecture rt1;輸入數(shù)據(jù)Library ieee;Use ieee.std_logic_1164.all;Entity data is Port(count:in std_logic_vector(2 downto 0); reset:in std_logic; y:out std_logic_vector(3 downto 0);E

22、nd entity data;Architecture rt1 of data isBegin Process(count,reset) isBegin if reset='1' then y<="0000" else Case count is When "000"=>y<="1001"When "001"=>y<="0001"When "010"=>y<="0001"When "011

23、"=>y<="0000"When "100"=>y<="0000"When "101"=>y<="0000"When "110"=>y<="0000"When "111"=>y<="0000"When others=>y<="0000" End case; end if;End process;End archite

24、cture rt1;電路圖仿真波形顯示結(jié)果2、 總結(jié)實(shí)驗(yàn)步驟和實(shí)驗(yàn)結(jié)果 實(shí)驗(yàn)過程中用到的子程序很多，要保證每一個(gè)子程序的準(zhǔn)確性。因?yàn)檩斎牒芏啵谧霾ㄐ螆D的時(shí)候要注意接入高低電平。3、 心得體會(huì) 在調(diào)試輸出的數(shù)據(jù)的時(shí)候要注意高位和低位。在實(shí)驗(yàn)過程中，就出現(xiàn)了高地位相反的問題。 實(shí)驗(yàn)四 數(shù)字頻率計(jì)的設(shè)計(jì)及實(shí)現(xiàn)一、預(yù)習(xí)內(nèi)容1、什么是數(shù)字頻率計(jì)；2、數(shù)字頻率計(jì)實(shí)現(xiàn)原理；3、寫出原理草圖和源程序。二、實(shí)驗(yàn)?zāi)康亩?shí)驗(yàn)?zāi)康?、學(xué)會(huì)數(shù)字頻率計(jì)的設(shè)計(jì)方法；2、掌握自頂向下的設(shè)計(jì)方法，體會(huì)其優(yōu)越性。三、實(shí)驗(yàn)器材三、實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求1、用VH

25、DL完成8位數(shù)字頻率計(jì)的設(shè)計(jì), 該頻率計(jì)要求頻率測(cè)量范圍：1 Hz 20 MHz；具有清零復(fù)位功能；頻率測(cè)量結(jié)果用八位數(shù)碼管穩(wěn)定顯示；2、用實(shí)驗(yàn)系統(tǒng)箱實(shí)現(xiàn)該頻率計(jì)，并用數(shù)碼管顯示所測(cè)的頻率值。五、實(shí)驗(yàn)原理與內(nèi)容1、測(cè)頻原理若某一信號(hào)在T秒時(shí)間里重復(fù)變化了N 次，則根據(jù)頻率的定義可知該信號(hào)的頻率fs 為：fs=N/T 通常測(cè)量時(shí)間T取1秒或它的十進(jìn)制時(shí)間。頻率計(jì)方框圖如下：1）時(shí)基T 產(chǎn)生電路：提供準(zhǔn)確的計(jì)數(shù)時(shí)間T。晶振產(chǎn)生一個(gè)振蕩頻率穩(wěn)定的脈沖，通過分頻整形、門控雙穩(wěn)后，產(chǎn)生所需寬度的基準(zhǔn)時(shí)間T的脈沖，又稱閘門時(shí)間脈沖。注意：分頻器一般采用計(jì)數(shù)器完成，計(jì)數(shù)器的模即為分頻比。2）計(jì)數(shù)脈沖形成電路

26、：將被測(cè)信號(hào)變換為可計(jì)數(shù)的窄脈沖，其輸出受閘門脈沖的控制。3）計(jì)數(shù)顯示電路：對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，顯示被測(cè)信號(hào)的頻率。計(jì)數(shù)器一般采用多位10 進(jìn)制計(jì)數(shù)器；控制邏輯電路控制計(jì)數(shù)的工作程序：準(zhǔn)備、計(jì)數(shù)、顯示、復(fù)位和準(zhǔn)備下一次測(cè)量。2、具體實(shí)現(xiàn)：1) 測(cè)頻控制邏輯電路（以1 秒為例）2） 產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)；3） 對(duì)計(jì)數(shù)器的每一位計(jì)數(shù)使能進(jìn)行控制；4） 完成下一次測(cè)量前的計(jì)數(shù)器復(fù)位；以下是一種可能的時(shí)序關(guān)系：5） 10 進(jìn)制計(jì)數(shù)器要求具有計(jì)數(shù)使能端CNTEN、復(fù)位端CLR、進(jìn)位輸出端CO。3、元件例化圖（方框圖）：注意：用8個(gè)十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)1MHz 計(jì)數(shù)。六、實(shí)驗(yàn)步驟六、實(shí)驗(yàn)步驟1、畫出實(shí)驗(yàn)

27、原理方框圖；2、設(shè)計(jì)各個(gè)元件；3、進(jìn)行元件例化；4、下載程序，查看數(shù)碼管顯示的頻率是否和待測(cè)的頻率相同。七、實(shí)驗(yàn)報(bào)告1、源程序CNT10library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CNT10 is port(clk,clr,ena:in std_logic; cq:out integer range 0 to 15; carry_out:out std_logic);end entity CNT10;architecture art of CNT10 issignal cqi:i

28、nteger range 0 to 15;begin process(clk,clr,ena) is begin if clr='1' then cqi<=0;elsif clk'event and clk='1' then if ena='1' then if cqi<9 then cqi<=cqi+1;else cqi<=0;end if; end if;end if; end process; cq<=cqi;end architecture art;FRE_DIVIDElibrary ieee;use

29、 ieee.std_logic_1164.all;entity FRE_DIVIDE is port(clk_1M:in std_logic; clk_1K,clk_1MZ:out std_logic);end entity FRE_DIVIDE;architecture art of FRE_DIVIDE issignal cout1,cout2:integer;signal K,MZ:std_logic;beginprocess(clk_1M) isbegin clk_1K<=K; clk_1MZ<=MZ; if (clk_1M'event and clk_1M=

30、9;1') then if cout1<999999 then cout1<=cout1+1;MZ<='0'else cout1<=0;MZ<='1'end if;if cout2<9999 then cout2<=cout2+1;K<='0'else cout2<=0;K<='1'end if; end if;end process;end architecture art;REG32Blibrary ieee;use ieee.std_logic_1164.a

31、ll;entity REG32B is port(load:in std_logic; din:in std_logic_vector(31 downto 0); dout:out std_logic_vector(31 downto 0);end entity REG32B;architecture art of REG32B is begin process(load,din)is begin if load'event and load='1' then dout<=din; end if; end process;end architecture art;

32、SEG7-DECLibrary ieee;Use ieee.std_logic_1164.all;Entity SEG7_DEC is Port(bcd:in std_logic_vector(3 downto 0); y:out std_logic_vector(6 downto 0);End entity SEG7_DEC;Architecture rt1 of SEG7_DEC isBegin Process(bcd) isBegin Case bcd is When "0000"=>y<="1111110"When "0001"=>y<