第3章多層次的存儲(chǔ)器

1、1第三章第三章 多層次的存儲(chǔ)器多層次的存儲(chǔ)器3.1存儲(chǔ)器概述3.2SRAM存儲(chǔ)器3.3DRAM存儲(chǔ)器3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器3.5并行存儲(chǔ)器3.6Cache存儲(chǔ)器 3.7虛擬存儲(chǔ)器3.8奔騰系列機(jī)的虛存組織返回23.1 存儲(chǔ)器概述存儲(chǔ)器概述3.1.1 存儲(chǔ)器的分類(lèi)3.1.2 存儲(chǔ)器的分級(jí)3.1.3 主存儲(chǔ)器的技術(shù)指標(biāo)返回33.1.1 存儲(chǔ)器的分類(lèi)存儲(chǔ)器的分類(lèi)l按存儲(chǔ)介質(zhì)分類(lèi)：磁表面/半導(dǎo)體存儲(chǔ)器l按存取方式分類(lèi)：隨機(jī)/順序存?。ù艓В﹍按讀寫(xiě)功能分類(lèi)：ROM，RAMlRAM：雙極型/MOSlROM：MROM/PROM/EPROM/EEPROMl按信息的可保存性分類(lèi)：永久性和非永久性的l按存

2、儲(chǔ)器系統(tǒng)中的作用分類(lèi)：內(nèi)部存儲(chǔ)器、外部存儲(chǔ)器1、按存儲(chǔ)介質(zhì)分類(lèi)l半導(dǎo)體存儲(chǔ)器(semi-conductor memory)：隨機(jī)存取存儲(chǔ)器（簡(jiǎn)稱(chēng)RAM）和只讀存儲(chǔ)器（只讀ROM）體積小、功耗低、存取時(shí)間短、易失性。l磁表面存儲(chǔ)器：磁盤(pán)、磁帶、磁鼓l磁芯存儲(chǔ)器：硬磁材料的環(huán)狀元件l光盤(pán)存儲(chǔ)器：激光、磁光3.1.1 存儲(chǔ)器的分類(lèi)存儲(chǔ)器的分類(lèi)1、按存儲(chǔ)介質(zhì)分類(lèi)按存儲(chǔ)介質(zhì)分類(lèi)2、按數(shù)據(jù)的可保存性分類(lèi)、按數(shù)據(jù)的可保存性分類(lèi)l隨機(jī)存儲(chǔ)器（Random Access Memory, RAM）l易失性l靜態(tài)隨機(jī)存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存儲(chǔ)器l只讀存儲(chǔ)器（Read Only Memory, ROM）l非易失性l掩膜型只

3、讀存儲(chǔ)器（ROM）、可編程只讀存儲(chǔ)器（PROM）、可擦除可編程只讀存儲(chǔ)器（EPROM）、電可擦除可編程只讀存儲(chǔ)器（EEPROM）2、按數(shù)據(jù)保存方式分類(lèi)、按數(shù)據(jù)保存方式分類(lèi)可擦除可編程只讀存儲(chǔ)器可擦除可編程只讀存儲(chǔ)器 EPROM紫外線(xiàn)接收窗紫外線(xiàn)接收窗2、按數(shù)據(jù)保存方式分類(lèi)、按數(shù)據(jù)保存方式分類(lèi)電可擦除可編程只讀存儲(chǔ)器（電可擦除可編程只讀存儲(chǔ)器（ EEPROM ）2、按數(shù)據(jù)保存方式分類(lèi)、按數(shù)據(jù)保存方式分類(lèi)Flash存儲(chǔ)器存儲(chǔ)器關(guān)于閃存關(guān)于閃存lFlash-ROM已經(jīng)成為了目前最成功、最流行的一種固態(tài)內(nèi)存，與EEPROM 相比具有讀寫(xiě)速度快，而與RAM相比具有非易失、以及價(jià)廉等優(yōu)勢(shì)。lIntel于1

4、988年首先開(kāi)發(fā)出NOR flash技術(shù)l芯片內(nèi)執(zhí)行（XIP，eXecute In Place），不必再把代碼讀到系統(tǒng)RAM中。NOR flash讀速度較快，寫(xiě)入和擦除速度較慢。l1989年?yáng)|芝公司發(fā)表了NAND flash 技術(shù)lNAND 結(jié)構(gòu)能提供極高的單元密度，可以達(dá)到高存儲(chǔ)密度，并且寫(xiě)入和擦除的速度也很快，這也是為何所有的U盤(pán)都使用NAND閃存做為存儲(chǔ)介質(zhì)的原因。應(yīng)用NAND的困難在于閃存和需要特殊的系統(tǒng)接口。接口復(fù)雜。103.1.2 存儲(chǔ)器的分級(jí)存儲(chǔ)器的分級(jí)目前存儲(chǔ)器的特點(diǎn)是：速度快的存儲(chǔ)器價(jià)格貴，容量??；價(jià)格低的存儲(chǔ)器速度慢，容量大。 在計(jì)算機(jī)存儲(chǔ)器體系結(jié)構(gòu)設(shè)計(jì)時(shí)，我們希望存儲(chǔ)器系

5、統(tǒng)的性能高、價(jià)格低，那么在存儲(chǔ)器系統(tǒng)設(shè)計(jì)時(shí)，應(yīng)當(dāng)在存儲(chǔ)器容量，速度和價(jià)格方面的因素作折中考慮，建立了分層次的存儲(chǔ)器體系結(jié)構(gòu)如下圖所示。113.1.2 存儲(chǔ)器的分級(jí)存儲(chǔ)器的分級(jí)l高速緩沖存儲(chǔ)器簡(jiǎn)稱(chēng)cache，它是計(jì)算機(jī)系統(tǒng)中的一個(gè)高速小容量半導(dǎo)體存儲(chǔ)器。l主存儲(chǔ)器簡(jiǎn)稱(chēng)主存，是計(jì)算機(jī)系統(tǒng)的主要存儲(chǔ)器，用來(lái)存放計(jì)算機(jī)運(yùn)行期間的大量程序和數(shù)據(jù)。l外存儲(chǔ)器簡(jiǎn)稱(chēng)外存，它是大容量輔助存儲(chǔ)器。CAI3.1.2 存儲(chǔ)器的分級(jí)存儲(chǔ)器的分級(jí)l寄存器l高速緩沖存儲(chǔ)器（cache）l主存儲(chǔ)器l輔助存儲(chǔ)器3.1.2 存儲(chǔ)器的分級(jí)存儲(chǔ)器的分級(jí)l寄存器l高速緩沖存儲(chǔ)器(Cache)l主存儲(chǔ)器l輔助存儲(chǔ)器為什么要采取為什么要采

6、取金字塔型層次金字塔型層次結(jié)構(gòu)呢？結(jié)構(gòu)呢？存儲(chǔ)器指標(biāo)存儲(chǔ)器指標(biāo)l存儲(chǔ)器有3個(gè)重要的指標(biāo)：速度、容量和每位價(jià)格，一般來(lái)說(shuō)，速度越快，位價(jià)越高；容量越大，位價(jià)越低，容量大，速度就越低。上述三者的關(guān)系：高高低低小小大大快快慢慢外存外存寄存器寄存器緩存緩存主存主存磁盤(pán)磁盤(pán)光盤(pán)光盤(pán)磁帶磁帶光盤(pán)光盤(pán)磁帶磁帶速度速度容量容量 價(jià)格價(jià)格 位位CPUCPU內(nèi)存內(nèi)存磁盤(pán)、磁帶、光盤(pán)磁盤(pán)、磁帶、光盤(pán) 高速緩沖存儲(chǔ)器（高速緩沖存儲(chǔ)器（CacheCache）Flash MemoryFlash Memory存存儲(chǔ)儲(chǔ)器器主存儲(chǔ)器主存儲(chǔ)器輔助存儲(chǔ)器輔助存儲(chǔ)器MROMMROMPROMPROMEPROMEPROMEEPROMEE

7、PROMRAMRAMROMROM靜態(tài)靜態(tài) RAMRAM動(dòng)態(tài)動(dòng)態(tài) RAMRAM存儲(chǔ)器分類(lèi)總結(jié)存儲(chǔ)器分類(lèi)總結(jié)二、存儲(chǔ)器的層次結(jié)構(gòu)二、存儲(chǔ)器的層次結(jié)構(gòu)1、存儲(chǔ)器各層位置及特點(diǎn)低低CPU主主存存硬硬盤(pán)盤(pán)光盤(pán)光盤(pán)磁帶磁帶控制器控制器運(yùn)算器運(yùn)算器寄存器寄存器cache二、存儲(chǔ)器的層次結(jié)構(gòu)二、存儲(chǔ)器的層次結(jié)構(gòu)1、存儲(chǔ)器各層位置及特點(diǎn)高高低低小小大大快快慢慢輔存輔存寄存器寄存器緩存緩存主存主存磁盤(pán)磁盤(pán)光盤(pán)光盤(pán)磁帶磁帶光盤(pán)光盤(pán)磁帶磁帶速度速度容量容量 價(jià)格價(jià)格 位位CPUCPU主機(jī)主機(jī)二、存儲(chǔ)器的層次結(jié)構(gòu)二、存儲(chǔ)器的層次結(jié)構(gòu)1、存儲(chǔ)器各層位置及特點(diǎn)高高低低小小大大快快慢慢輔存輔存寄存器寄存器緩存緩存主存主存磁盤(pán)

8、磁盤(pán)光盤(pán)光盤(pán)磁帶磁帶光盤(pán)光盤(pán)磁帶磁帶速度速度容量容量 價(jià)格價(jià)格 位位CPUCPU主機(jī)主機(jī)目標(biāo)：高速度、大容量、低成目標(biāo)：高速度、大容量、低成本。本。具體來(lái)說(shuō)：具體來(lái)說(shuō)：接近高速緩存的速度、接近輔接近高速緩存的速度、接近輔存的容量、接近輔存的平均每存的容量、接近輔存的平均每位成本。位成本。2、兩個(gè)主要層次、兩個(gè)主要層次l緩存主存層次主要解決速度匹配和成本問(wèn)題l主存輔存層次主要解決速度、容量、成本問(wèn)題緩存緩存CPU主存主存輔存輔存10 ns20 ns200 nsms地址空間地址空間l虛地址（邏輯地址）：程序員編程時(shí)采用的地址（相對(duì)地址），地址空間大于實(shí)際主存。l實(shí)地址（物理地址）：主存的實(shí)際地址虛

9、虛地地址址實(shí)實(shí)地地址址硬件：硬件：MMUMMU軟件：軟件：OSOS地址空間地址空間虛虛地地址址實(shí)實(shí)地地址址硬件：硬件：MMUMMU軟件：軟件：OSOS0 MOV AX, #41 MOV BX, #22 MOV CX, #63 JMP Label4 AND AX, #235 AND BX, #22Label:6SUB DX, AX20 MOV AX, #421 MOV BX, #222 MOV CX, #6JMP Lable 75 AND AX, #2376 AND BX, #2277 Lable:78 SUB DX, AX硬件：硬件：MMUMMU軟件：軟件：OSOS邏輯地址邏輯地址物理地址物理

10、地址存儲(chǔ)系統(tǒng)運(yùn)行遵循的原理存儲(chǔ)系統(tǒng)運(yùn)行遵循的原理(1)l程序運(yùn)行的局部性原理l程序的局部性原理是指程序總是趨向于使用最近使用過(guò)的數(shù)據(jù)和指令，也就是說(shuō)程序執(zhí)行時(shí)所訪(fǎng)問(wèn)的存儲(chǔ)器地址分布不是隨機(jī)的，而是相對(duì)地簇集；這種簇集包括指令和數(shù)據(jù)兩部分。 l程序的時(shí)間局部性: 是指程序即將用到的信息可能就是目前正在使用的信息。 l程序的空間局部性: 是指程序即將用到的信息可能與目前正在使用的信息在空間上相鄰或者臨近。 存儲(chǔ)系統(tǒng)運(yùn)行遵循的原理存儲(chǔ)系統(tǒng)運(yùn)行遵循的原理(2)一致性原則和包含性原則一致性原則：同一個(gè)信息會(huì)同時(shí)存放于幾個(gè)層次的存儲(chǔ)器中，此時(shí)，該信息在幾個(gè)層次的存儲(chǔ)器中必須保持相同值。包含性原則：處于內(nèi)層

11、（靠近CPU）存儲(chǔ)器中的信息一定包含在各外層的存儲(chǔ)器中，即內(nèi)層存儲(chǔ)器中的全部信息一定是各外層存儲(chǔ)器信息中一小部分的副本。243.1.3主存儲(chǔ)器的技術(shù)指標(biāo)主存儲(chǔ)器的技術(shù)指標(biāo)l字存儲(chǔ)單元：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。l字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱(chēng)為字節(jié)地址。l存儲(chǔ)容量：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)。存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多。253.1.3主存儲(chǔ)器的技術(shù)指標(biāo)主存儲(chǔ)器的技術(shù)指標(biāo)l存取時(shí)間又稱(chēng)存儲(chǔ)器訪(fǎng)問(wèn)時(shí)間：指一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線(xiàn)上所經(jīng)歷的時(shí)間。通常取寫(xiě)操作時(shí)間等于讀操作時(shí)間，故稱(chēng)為存儲(chǔ)器存取時(shí)間。l存儲(chǔ)周期：指連續(xù)

12、啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為ns。l存儲(chǔ)器帶寬：?jiǎn)挝粫r(shí)間里存儲(chǔ)器所存取的信息量，通常以位/秒或字節(jié)/秒做度量單位。263.2 SRAM存儲(chǔ)器存儲(chǔ)器3.2.1 基本的靜態(tài)存儲(chǔ)元陣列3.2.2 基本的SRAM邏輯結(jié)構(gòu)3.2.3 讀/寫(xiě)周期波形圖 273.2 SRAM存儲(chǔ)器存儲(chǔ)器l主存（內(nèi)部存儲(chǔ)器）是半導(dǎo)體存儲(chǔ)器。根據(jù)信息存儲(chǔ)的機(jī)理不同可以分為兩類(lèi)：l靜態(tài)讀寫(xiě)存儲(chǔ)器(SRAM)：存取速度快存取速度快l動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器(DRAM)：存儲(chǔ)容量比存儲(chǔ)容量比SRAM大，大，單位價(jià)格便宜單位價(jià)格便宜。283.2.1 基本的靜態(tài)存儲(chǔ)元陣列基本的靜態(tài)存儲(chǔ)元陣列1、存儲(chǔ)

13、位元2、三組信號(hào)線(xiàn)l地址線(xiàn)l數(shù)據(jù)線(xiàn)l行線(xiàn)l列線(xiàn)l控制線(xiàn)CAI293.2.2 基本的基本的SRAM邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)lSRAM芯大多采用雙譯碼方式，以便組織更大的存儲(chǔ)容量。采用了二級(jí)譯碼：將地址分成x向、y向兩部分如圖所示。CAI303.2.2 基本的基本的SRAM邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)l存儲(chǔ)體（2561288）l通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)芯片（32K1）中，32K位排成256128的矩陣。8個(gè)片子就可以構(gòu)成32KB。l地址譯碼器l采用雙譯碼的方式（減少選擇線(xiàn)的數(shù)目）。lA0A7為行地址譯碼線(xiàn)lA8A14為列地址譯碼線(xiàn)313.2.2 基本的基本的SRAM邏輯結(jié)構(gòu)邏輯結(jié)構(gòu)l讀與寫(xiě)的互鎖邏輯控

14、制信號(hào)中CS是片選信號(hào)，CS有效時(shí)（低電平），門(mén)G1、G2均被打開(kāi)。OE為讀出使能信號(hào)，OE有效時(shí)（低電平），門(mén)G2開(kāi)啟，當(dāng)寫(xiě)命令WE=1時(shí)（高電平），門(mén)G1關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫(xiě)操作時(shí)，WE=0，門(mén)G1開(kāi)啟，門(mén)G2關(guān)閉。注意，門(mén)G1和G2是互鎖的，一個(gè)開(kāi)啟時(shí)另一個(gè)必定關(guān)閉，這樣保證了讀時(shí)不寫(xiě)，寫(xiě)時(shí)不讀。323.2.3 讀讀/寫(xiě)周期波形圖寫(xiě)周期波形圖l讀周期l讀出時(shí)間Taql讀周期時(shí)間Trcl寫(xiě)周期l寫(xiě)周期時(shí)間Twcl寫(xiě)時(shí)間twdl存取周期l讀周期時(shí)間Trc=寫(xiě)時(shí)間twdCAI33例例1：圖：圖3.5(a)是是SRAM的寫(xiě)入時(shí)序圖。其中的寫(xiě)入時(shí)序圖。其中R/W是讀是讀/寫(xiě)命令控制線(xiàn)，當(dāng)寫(xiě)命

15、令控制線(xiàn)，當(dāng)R/W線(xiàn)為低電平時(shí)，存儲(chǔ)器按給線(xiàn)為低電平時(shí)，存儲(chǔ)器按給定地址把數(shù)據(jù)線(xiàn)上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出圖定地址把數(shù)據(jù)線(xiàn)上的數(shù)據(jù)寫(xiě)入存儲(chǔ)器。請(qǐng)指出圖3.5(a)寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。寫(xiě)入時(shí)序中的錯(cuò)誤，并畫(huà)出正確的寫(xiě)入時(shí)序圖。CAI錯(cuò)誤原因：錯(cuò)誤原因：在寫(xiě)存儲(chǔ)器期間，在寫(xiě)存儲(chǔ)器期間，時(shí)序信號(hào)必須同步，當(dāng)時(shí)序信號(hào)必須同步，當(dāng)R/W 為低電平時(shí)，地址線(xiàn)和數(shù)據(jù)為低電平時(shí)，地址線(xiàn)和數(shù)據(jù)線(xiàn)必須保持不變。線(xiàn)必須保持不變。34CAI353.3 DRAM存儲(chǔ)器存儲(chǔ)器3.3.1 DRAM存儲(chǔ)位元的記憶原理3.3.2 DRAM芯片的邏輯結(jié)構(gòu)3.3.3 讀/寫(xiě)周期、刷新周期3.3.4 存儲(chǔ)器容量

16、的擴(kuò)充3.3.5 高級(jí)的DRAM結(jié)構(gòu)3.3.6 DRAM主存讀/寫(xiě)的正確性校驗(yàn)363.3.1 DRAM存儲(chǔ)位元的記憶原理存儲(chǔ)位元的記憶原理SRAM存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲(chǔ)器的存儲(chǔ)位元是由一個(gè)MOS晶體管和電容器組成的記憶電路，根據(jù)電容器上存儲(chǔ)電量的多少來(lái)表示1和0，當(dāng)電容充滿(mǎn)電量時(shí)，代表存儲(chǔ)了1 ，當(dāng)電容沒(méi)有電荷時(shí)代表0，具體如圖3.6所示。 373.3.1 DRAM存儲(chǔ)位元的記憶原理存儲(chǔ)位元的記憶原理CAI383.3.2 DRAM芯片的邏輯結(jié)構(gòu)芯片的邏輯結(jié)構(gòu) 下面我們通過(guò)一個(gè)例子來(lái)看一下動(dòng)態(tài)存儲(chǔ)器的邏輯結(jié)構(gòu)如圖。l圖3.7(a)示出1M4位DRAM芯

17、片的管腳圖，其中有兩個(gè)電源腳、兩個(gè)地線(xiàn)腳，為了對(duì)稱(chēng)，還有一個(gè)空腳（NC）。393.3.2 DRAM芯片的邏輯結(jié)構(gòu)芯片的邏輯結(jié)構(gòu)CAI403.3.2 DRAM芯片的邏輯結(jié)構(gòu)芯片的邏輯結(jié)構(gòu)l圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：（1）增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲(chǔ)器容量很大，地址線(xiàn)寬度相應(yīng)要增加，這勢(shì)必增加芯片地址線(xiàn)的管腳數(shù)目。為避免這種情況，采取的辦法是分時(shí)傳送地址碼。若地址總線(xiàn)寬度為10位，先傳送地址碼A0A9，由行選通信號(hào)RAS打入到行地址鎖存器；然后傳送地址碼A10A19，由列選通信號(hào)CAS打入到列地址鎖存器。芯片內(nèi)部?jī)刹糠趾掀饋?lái)，地址線(xiàn)寬度達(dá)20位，

18、存儲(chǔ)容量為1M4位。413.3.2 DRAM芯片的邏輯結(jié)構(gòu)芯片的邏輯結(jié)構(gòu)l圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：（2）增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷新，而未讀寫(xiě)的存儲(chǔ)元也要定期刷新，而且要按行刷新，所以刷新計(jì)數(shù)器的長(zhǎng)度等于行地址鎖存器。刷新操作與讀/寫(xiě)操作是交替進(jìn)行的，所以通過(guò)2選1多路開(kāi)關(guān)來(lái)提供刷新行地址或正常讀/寫(xiě)的行地址。423.3.3 讀讀/寫(xiě)周期、刷新周期寫(xiě)周期、刷新周期1、讀/寫(xiě)周期l讀周期、寫(xiě)周期的定義是從行選通信號(hào)RAS下降沿開(kāi)始，到下一個(gè)RAS信號(hào)的下降沿為止的時(shí)間，也就是連續(xù)兩個(gè)讀周期的時(shí)間間隔。通常為控制方便，讀周期和寫(xiě)周期時(shí)間相

19、等。CAI433.3.3 讀讀/寫(xiě)周期、刷新周期寫(xiě)周期、刷新周期2、 刷新周期 l刷新周期：DRAM存儲(chǔ)位元是基于電容器上的電荷量存儲(chǔ)，這個(gè)電荷量隨著時(shí)間和溫度而減少，因此必須定期地刷新，以保持它們?cè)瓉?lái)記憶的正確信息。l刷新操作有兩種刷新方式：l集中式刷新:DRAM的所有行在每一個(gè)刷新周期中都被刷新。l例如刷新周期為8ms的內(nèi)存來(lái)說(shuō)，所有行的集中式刷新必須每隔8ms進(jìn)行一次。為此將8ms時(shí)間分為兩部分：前一段時(shí)間進(jìn)行正常的讀/寫(xiě)操作，后一段時(shí)間（8ms至正常讀/寫(xiě)周期時(shí)間）做為集中刷新操作時(shí)間。8ms8ms內(nèi)集中安排所有刷新周期。內(nèi)集中安排所有刷新周期。死區(qū)死區(qū)用在實(shí)時(shí)要用在實(shí)時(shí)要求不高的場(chǎng)求

20、不高的場(chǎng)合。合。 集中式刷新集中式刷新R/WR/W刷新刷新R/WR/W刷新刷新8ms8ms50ns50ns453.3.3 讀讀/寫(xiě)周期、刷新周期寫(xiě)周期、刷新周期2、 刷新周期 l刷新周期：DRAM存儲(chǔ)位元是基于電容器上的電荷量存儲(chǔ)，這個(gè)電荷量隨著時(shí)間和溫度而減少，因此必須定期地刷新，以保持它們?cè)瓉?lái)記憶的正確信息。l刷新操作有兩種刷新方式：l分散式刷新:每一行的刷新插入到正常的讀/寫(xiě)周期之中。l例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms，則每一行必須每隔8ms1024=7.8us進(jìn)行一次。 分散式刷新分散式刷新各刷新周期分散安排在存取周期中。各刷新周期分散安排在存取周期中

21、。R/WR/W刷新刷新R/WR/W刷新刷新100ns100ns用在低速系用在低速系統(tǒng)中。統(tǒng)中。8ms8ms 異步刷新異步刷新例例. .各刷新周期分散安排在各刷新周期分散安排在8ms8ms內(nèi)。內(nèi)。用在大多數(shù)計(jì)算機(jī)中。用在大多數(shù)計(jì)算機(jī)中。每隔一段時(shí)間刷新一行。每隔一段時(shí)間刷新一行。128128行行62.4 62.4 微秒微秒 每隔每隔62.462.4微秒提一次刷新請(qǐng)求，微秒提一次刷新請(qǐng)求，刷新一行；刷新一行；8 8毫秒內(nèi)刷新完所有毫秒內(nèi)刷新完所有行。行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W62.4 62.4 微秒微秒62.4 62.4 微秒微秒62.4 62

22、.4 微秒微秒刷新請(qǐng)求刷新請(qǐng)求刷新請(qǐng)求刷新請(qǐng)求（DMADMA請(qǐng)求）請(qǐng)求）（DMADMA請(qǐng)求）請(qǐng)求）483.3.4 存儲(chǔ)器容量的擴(kuò)充存儲(chǔ)器容量的擴(kuò)充1、字長(zhǎng)位數(shù)擴(kuò)展給定的芯片字長(zhǎng)位數(shù)較短，不滿(mǎn)足設(shè)計(jì)要求的存儲(chǔ)器字長(zhǎng)，此時(shí)需要用多片給定芯片擴(kuò)展字長(zhǎng)位數(shù)。三組信號(hào)線(xiàn)中，地址線(xiàn)和控制線(xiàn)公用而數(shù)據(jù)線(xiàn)單獨(dú)分開(kāi)連接。 d=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ)器容量 493.3.4 存儲(chǔ)器容量的擴(kuò)充存儲(chǔ)器容量的擴(kuò)充 例例2 2 利用利用1M1M4 4位的位的SRAMSRAM芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量芯片，設(shè)計(jì)一個(gè)存儲(chǔ)容量為為1M1M8 8位的位的SRAMSRAM存儲(chǔ)器。存儲(chǔ)器。 解：所需芯片數(shù)量=(1M8)/(1M

23、4)=2片設(shè)計(jì)的存儲(chǔ)器字長(zhǎng)為8位，存儲(chǔ)器容量不變。連接的三組信號(hào)線(xiàn)與例相似，即地址線(xiàn)、控制線(xiàn)公用，數(shù)據(jù)線(xiàn)分高4位、低4位，但數(shù)據(jù)線(xiàn)是雙向的，與SRAM芯片的I/O端相連接。見(jiàn)書(shū)上圖3.9所示。503.3.4 存儲(chǔ)器容量的擴(kuò)充存儲(chǔ)器容量的擴(kuò)充2、字存儲(chǔ)容量擴(kuò)展 l給定的芯片存儲(chǔ)容量較?。ㄗ?jǐn)?shù)少），不滿(mǎn)足設(shè)計(jì)要求的總存儲(chǔ)容量，此時(shí)需要用多片給定芯片來(lái)擴(kuò)展字?jǐn)?shù)。三組信號(hào)組中給定芯片的地址總線(xiàn)和數(shù)據(jù)總線(xiàn)公用，控制總線(xiàn)中R/W公用，使能端EN不能公用，它由地址總線(xiàn)的高位段譯碼來(lái)決定片選信號(hào)。所需芯片數(shù)仍由（d=設(shè)計(jì)要求的存儲(chǔ)器容量/選擇芯片存儲(chǔ)器容量）決定。513.3.4 存儲(chǔ)器容量的擴(kuò)充存儲(chǔ)器容量的擴(kuò)

24、充 例例33利用利用1M1M8 8位的位的DRAMDRAM芯片設(shè)計(jì)芯片設(shè)計(jì)2M2M8 8位的位的DRAMDRAM存儲(chǔ)存儲(chǔ)器器解：所需芯片數(shù)d=（2M8）/（1M8）=2(片)設(shè)計(jì)的存儲(chǔ)器見(jiàn)書(shū)上圖3.10所示。字長(zhǎng)位數(shù)不變，地址總線(xiàn)A0A19同時(shí)連接到2片DRAM的地址輸入端，地址總線(xiàn)最高位有A20、A20，分別作為兩片DRAM的片選信號(hào)，兩個(gè)芯片不會(huì)同時(shí)工作。523.3.4 存儲(chǔ)器容量的擴(kuò)充存儲(chǔ)器容量的擴(kuò)充3、存儲(chǔ)器模塊條 l存儲(chǔ)器通常以插槽用模塊條形式供應(yīng)市場(chǎng)。這種模塊條常稱(chēng)為內(nèi)存條，它們是在一個(gè)條狀形的小印制電路板上，用一定數(shù)量的存儲(chǔ)器芯片，組成一個(gè)存儲(chǔ)容量固定的存儲(chǔ)模塊。如圖所示。l內(nèi)存

25、條有30腳、72腳、100腳、144腳、168腳等多種形式。l30腳內(nèi)存條設(shè)計(jì)成8位數(shù)據(jù)線(xiàn)，存儲(chǔ)容量從256KB32MB。l72腳內(nèi)存條設(shè)計(jì)成32位數(shù)據(jù)總線(xiàn)l100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線(xiàn)又用于64位數(shù)據(jù)總線(xiàn)，存儲(chǔ)容量從4MB512MB。 533.3.5 高級(jí)的高級(jí)的DRAM結(jié)構(gòu)結(jié)構(gòu)1、FPM DRAM： 快速頁(yè)模式動(dòng)態(tài)存儲(chǔ)器，它是根據(jù)程序的局部性原理來(lái)實(shí)現(xiàn)的。讀周期和寫(xiě)周期中，為了尋找一個(gè)確定的存儲(chǔ)單元地址，首先由低電平的行選通信號(hào)RAS確定行地址，然后由低電平的列選信號(hào)CAS確定列地址。下一次尋找操作，也是由RAS選定行地址，CAS選定列地址，依此類(lèi)推，如下圖所示。 CAI543.

26、3.5 高級(jí)的高級(jí)的DRAM結(jié)構(gòu)結(jié)構(gòu)2、CDRAM CDRAM稱(chēng)為帶高速緩沖存儲(chǔ)器（cache）的動(dòng)態(tài)存儲(chǔ)器，它是在通常的DRAM芯片內(nèi)又集成了一個(gè)小容量的SRAM，從而使DRAM芯片的性能得到顯著改進(jìn)。如圖所示出1M4位CDRAM芯片的結(jié)構(gòu)框圖，其中SRAM為5124位。 CAI553.3.5 高級(jí)的高級(jí)的DRAM結(jié)構(gòu)結(jié)構(gòu)3、SDRAM SDRAM稱(chēng)為同步型動(dòng)態(tài)存儲(chǔ)器。計(jì)算機(jī)系統(tǒng)中的CPU使用的是系統(tǒng)時(shí)鐘，SDRAM的操作要求與系統(tǒng)時(shí)鐘相同步，在系統(tǒng)時(shí)鐘的控制下從CPU獲得地址、數(shù)據(jù)和控制信息。換句話(huà)說(shuō)，它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時(shí)鐘信號(hào)，并且以CPU/存儲(chǔ)器總線(xiàn)的最高速度運(yùn)行，而

27、不需要插入等待狀態(tài)。其原理和時(shí)序關(guān)系見(jiàn)下一頁(yè)圖和動(dòng)畫(huà)。56CAI573.3.5 高級(jí)的高級(jí)的DRAM結(jié)構(gòu)結(jié)構(gòu)例4 CDRAM內(nèi)存條組成實(shí)例。一片CDRAM的容量為1M4位，8片這樣的芯片可組成1M32位4MB的存儲(chǔ)模塊，其組成如下圖所示。CAI583.3.6 DRAM主存讀主存讀/寫(xiě)的正確性校驗(yàn)寫(xiě)的正確性校驗(yàn) DRAM通常用做主存儲(chǔ)器，其讀寫(xiě)操作的正確性與可靠性至關(guān)重要。為此除了正常的數(shù)據(jù)位寬度，還增加了附加位，用于讀/寫(xiě)操作正確性校驗(yàn)。增加的附加位也要同數(shù)據(jù)位一起寫(xiě)入DRAM中保存。其原理如圖所示。CAI593.4 只讀存儲(chǔ)器和閃速存儲(chǔ)器只讀存儲(chǔ)器和閃速存儲(chǔ)器3.4.1 只讀存儲(chǔ)器ROM3.

28、4.2 FLASH存儲(chǔ)器603.4.1 只讀存儲(chǔ)器只讀存儲(chǔ)器ROM ROM叫做只讀存儲(chǔ)器只讀存儲(chǔ)器。顧名思義，只讀的意思是在它工作時(shí)只能讀出，不能寫(xiě)入。然而其中存儲(chǔ)的原始數(shù)據(jù)，必須在它工作以前寫(xiě)入。只讀存儲(chǔ)器由于工作可靠，保密性強(qiáng)，在計(jì)算機(jī)系統(tǒng)中得到廣泛的應(yīng)用。主要有兩類(lèi)：l掩模ROM：掩模ROM實(shí)際上是一個(gè)存儲(chǔ)內(nèi)容固定的ROM，由生產(chǎn)廠(chǎng)家提供產(chǎn)品。 l可編程ROM：用戶(hù)后寫(xiě)入內(nèi)容，有些可以多次寫(xiě)入。l一次性編程的PROMl多次編程的EPROM和E2PROM。613.4.1 只讀存儲(chǔ)器只讀存儲(chǔ)器ROM1、掩模ROM (1)掩模ROM的陣列結(jié)構(gòu)和存儲(chǔ)元 CAI623.4.1 只讀存儲(chǔ)器只讀存儲(chǔ)器

29、ROM1、掩模ROM (2)掩模ROM的邏輯符號(hào)和內(nèi)部邏輯框圖 CAI633.4.1 只讀存儲(chǔ)器只讀存儲(chǔ)器ROM2、可編程ROM lEPROM叫做光擦除可編程可讀存儲(chǔ)器。它的存儲(chǔ)內(nèi)容可以根據(jù)需要寫(xiě)入，當(dāng)需要更新時(shí)將原存儲(chǔ)內(nèi)容抹去，再寫(xiě)入新的內(nèi)容。l現(xiàn)以浮柵雪崩注入型MOS管為存儲(chǔ)元的EPROM為例進(jìn)行說(shuō)明，結(jié)構(gòu)如右圖所示。 643.4.1 只讀存儲(chǔ)器只讀存儲(chǔ)器ROMl2、可編程、可編程ROME2PROM存儲(chǔ)元 EEPROM，叫做電擦除可編程只讀存儲(chǔ)器。其存儲(chǔ)元是一個(gè)具有兩個(gè)柵極的NMOS管，如圖(a)和(b)所示，G1是控制柵，它是一個(gè)浮柵，無(wú)引出線(xiàn)；G2是抹去柵，它有引出線(xiàn)。在G1柵和漏極D

30、之間有一小面積的氧化層，其厚度極薄，可產(chǎn)生隧道效應(yīng)。如圖(c)所示，當(dāng)G2柵加20V正脈沖P1時(shí)，通過(guò)隧道效應(yīng)，電子由襯底注入到G1浮柵，相當(dāng)于存儲(chǔ)了“1”。利用此方法可將存儲(chǔ)器抹成全“1”狀態(tài)。653.4.2 FLASH存儲(chǔ)器存儲(chǔ)器FLASH存儲(chǔ)器也翻譯成閃速存儲(chǔ)器，它是高密度非失易失性的讀/寫(xiě)存儲(chǔ)器。高密度意味著它具有巨大比特?cái)?shù)目的存儲(chǔ)容量。非易失性意味著存放的數(shù)據(jù)在沒(méi)有電源的情況下可以長(zhǎng)期保存?？傊?，它既有RAM的優(yōu)點(diǎn)，又有ROM的優(yōu)點(diǎn)，稱(chēng)得上是存儲(chǔ)技術(shù)劃時(shí)代的進(jìn)展。 663.4.2 FLASH存儲(chǔ)器存儲(chǔ)器l1、FLASH存儲(chǔ)元 在EPROM存儲(chǔ)元基礎(chǔ)上發(fā)展起來(lái)的，由此可以看出創(chuàng)新與繼承

31、的關(guān)系。l如右圖所示為閃速存儲(chǔ)器中的存儲(chǔ)元，由單個(gè)MOS晶體管組成，除漏極D和源極S外，還有一個(gè)控制柵和浮空柵。CAI673.4.2 FLASH存儲(chǔ)器存儲(chǔ)器2、FLASH存儲(chǔ)器的基本操作存儲(chǔ)器的基本操作 編程操作、讀取操作、擦除操作l如圖(a)表示編程操作時(shí)存儲(chǔ)元寫(xiě)0、寫(xiě)1的情況。實(shí)際上編程時(shí)只寫(xiě)0，不寫(xiě)1，因?yàn)榇鎯?chǔ)元擦除后原始狀態(tài)全為1。要寫(xiě)要寫(xiě)0，就，就是要在控制柵是要在控制柵C上加正電壓上加正電壓。一旦存儲(chǔ)元被編程，存儲(chǔ)的數(shù)據(jù)可保持100年之久而無(wú)需外電源。CAI683.4.2 FLASH存儲(chǔ)器存儲(chǔ)器3、FLASH存儲(chǔ)器的陣列結(jié)構(gòu)lFLASH存儲(chǔ)器的簡(jiǎn)化陣列結(jié)構(gòu)如右圖所示。在某一時(shí)間只有

32、一條行選擇線(xiàn)被激活。讀操作時(shí)，假定某個(gè)存儲(chǔ)元原存1，那么晶體管導(dǎo)通，與它所在位線(xiàn)接通，有電流通過(guò)位線(xiàn)，所經(jīng)過(guò)的負(fù)載上產(chǎn)生一個(gè)電壓降。這個(gè)電壓降送到比較器的一個(gè)輸入端，與另一端輸入的參照電壓做比較，比較器輸出一個(gè)標(biāo)志為邏輯1的電平。如果某個(gè)存儲(chǔ)元原先存0，那么晶體管不導(dǎo)通，位線(xiàn)上沒(méi)有電流，比較器輸出端則產(chǎn)生一個(gè)標(biāo)志為邏輯0的電平。 CAI693.5 并行存儲(chǔ)器并行存儲(chǔ)器3.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器3.5.2多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器703.5 并行存儲(chǔ)器并行存儲(chǔ)器由于CPU和主存儲(chǔ)器之間在速度上是不匹配的，這種情況便成為限制高速計(jì)算機(jī)設(shè)計(jì)的主要問(wèn)題。為了提高CPU和主存之間的數(shù)據(jù)傳

33、輸率，除了主存采用更高速的技術(shù)來(lái)縮短讀出時(shí)間外，還可以采用并行技術(shù)的存儲(chǔ)器。 713.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器1、雙端口存儲(chǔ)器的邏輯結(jié)構(gòu) 雙端口存儲(chǔ)器由于同一個(gè)存儲(chǔ)器具有兩組相互獨(dú)立的讀寫(xiě)控制電路而得名。由于進(jìn)行并行的獨(dú)立操作，因而是一種高速工作的存儲(chǔ)器，在科研和工程中非常有用。 舉例說(shuō)明，雙端口存儲(chǔ)器IDT7133的邏輯框圖 。如下頁(yè)圖。723.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器CAI733.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器2、無(wú)沖突讀寫(xiě)控制 當(dāng)兩個(gè)端口的地址不相同時(shí)，在兩個(gè)端口上進(jìn)行讀寫(xiě)操作，一定不會(huì)發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動(dòng)時(shí)，就可對(duì)整個(gè)存儲(chǔ)器進(jìn)行存取，每一個(gè)端口都有自己的片選

34、控制(CE)和輸出驅(qū)動(dòng)控制(OE)。讀操作時(shí)，端口的OE(低電平有效)打開(kāi)輸出驅(qū)動(dòng)器，由存儲(chǔ)矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線(xiàn)上。3、有沖突讀寫(xiě)控制 當(dāng)兩個(gè)端口同時(shí)存取存儲(chǔ)器同一存儲(chǔ)單元時(shí)，便發(fā)生讀寫(xiě)沖突。為解決此問(wèn)題，特設(shè)置了BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對(duì)哪個(gè)端口優(yōu)先進(jìn)行讀寫(xiě)操作，而對(duì)另一個(gè)被延遲的端口置BUSY標(biāo)志(BUSY變?yōu)榈碗娖?，即暫時(shí)關(guān)閉此端口。 743.5.1 雙端口存儲(chǔ)器雙端口存儲(chǔ)器有沖突讀寫(xiě)控制判斷方法(1)如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來(lái)選擇端口(CE判斷)。(2)如果CE在地址匹配之前變低，片上的控制邏輯在左、

35、右地址間進(jìn)行判斷來(lái)選擇端口(地址有效判斷)。 無(wú)論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時(shí)，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開(kāi)此端口。753.5.1雙端口存儲(chǔ)器雙端口存儲(chǔ)器CAI763.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器1、存儲(chǔ)器的模塊化組織一個(gè)由若干個(gè)模塊組成的主存儲(chǔ)器是線(xiàn)性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式一種是順序方式，一種是交一種是交叉方式叉方式 CAI773.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器1 1、順序方式、順序方式例M0M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字順序方式： M0：07 M1：815

36、M2：1623 M3：2431l5位地址組織如下： X X X X Xl高位選模塊，低位選塊內(nèi)地址l特點(diǎn)：某個(gè)模塊進(jìn)行存取時(shí)，其他模塊不工作，優(yōu)點(diǎn)是某一模塊出現(xiàn)故障時(shí)，其他模塊可以照常工作，通過(guò)增添模塊來(lái)擴(kuò)充存儲(chǔ)器容量比較方便。缺點(diǎn)是各模塊串行工作，存儲(chǔ)器的帶寬受到了限制。783.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器例M0M3共四個(gè)模塊，則每個(gè)模塊8個(gè)字2 2、交叉方式：、交叉方式：l M0：0，4,.除以4余數(shù)為0l M1：1，5,.除以4余數(shù)為1l M2：2，6,.除以4余數(shù)為2l M3：3，7,.除以4余數(shù)為3l5位地址組織如下： X X X X Xl高位選塊內(nèi)地址，低位選模塊l特點(diǎn)

37、：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。優(yōu)點(diǎn)是對(duì)連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高存儲(chǔ)器的帶寬。使用場(chǎng)合為成批數(shù)據(jù)讀取。793.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器的基本結(jié)構(gòu) 右圖為四模塊交叉存儲(chǔ)器結(jié)構(gòu)框圖。主存被分成主存被分成4個(gè)相互獨(dú)個(gè)相互獨(dú)立、容量相同的模塊立、容量相同的模塊M0，M1，M2，M3，每個(gè)模塊都有自己的，每個(gè)模塊都有自己的讀寫(xiě)控制電路、地址寄存器和數(shù)讀寫(xiě)控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與據(jù)寄存器，各自以等同的方式與CPU傳送信息傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存

38、取，那么將大大提高主存的訪(fǎng)問(wèn)速度。 CAI803.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器2、多模塊交叉存儲(chǔ)器的基本結(jié)構(gòu) CPU同時(shí)訪(fǎng)問(wèn)四個(gè)模塊，由存儲(chǔ)器控制部件控制它分時(shí)使用數(shù)據(jù)總線(xiàn)進(jìn)行信息傳遞，這樣，對(duì)每一個(gè)存儲(chǔ)模塊來(lái)說(shuō)，從CPU給出訪(fǎng)存命令到讀出信息仍然使用一個(gè)存取周期，而對(duì)于而對(duì)于CPU來(lái)來(lái)說(shuō)，它可以在一個(gè)存取周期內(nèi)期說(shuō)，它可以在一個(gè)存取周期內(nèi)期訪(fǎng)問(wèn)四個(gè)模塊。訪(fǎng)問(wèn)四個(gè)模塊。CAI813.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器l假設(shè)，模塊字長(zhǎng)等于數(shù)據(jù)總線(xiàn)寬度模塊字長(zhǎng)等于數(shù)據(jù)總線(xiàn)寬度，模塊存取一個(gè)字的周期為T(mén)，總線(xiàn)傳送周期為t,存儲(chǔ)器的交叉模塊數(shù)為m,那么實(shí)現(xiàn)流水線(xiàn)方式應(yīng)當(dāng)滿(mǎn)足：l T=

39、mt823.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器lm=T/t為交叉存取度,這樣在交叉方式下連續(xù)讀取m個(gè)字的時(shí)間為： t1 = T+(m-1)tl而順序方式下連續(xù)讀取m個(gè)字的時(shí)間為： t2 = mTCAI83例例5 設(shè)存儲(chǔ)器容量為設(shè)存儲(chǔ)器容量為32字，字長(zhǎng)字，字長(zhǎng)64位，模塊數(shù)位，模塊數(shù)m=4，分別用順序方式，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線(xiàn)寬度為，數(shù)據(jù)總線(xiàn)寬度為64位，總位，總線(xiàn)傳送周期線(xiàn)傳送周期=50ns。若連續(xù)讀出。若連續(xù)讀出4個(gè)字，問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器個(gè)字，問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少的帶寬各是多少?解：順序

40、存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出m=4個(gè)字的信息總量都是：q=64b4=256b順序存儲(chǔ)器和交叉存儲(chǔ)器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)t=200ns+350ns=350ns=3510-7s順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬分別是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s84 3、二模塊交叉存儲(chǔ)器舉例、二模塊交叉存儲(chǔ)器舉例3.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器CAI85 3、二模塊交叉存儲(chǔ)器舉例、二模塊交叉存儲(chǔ)器舉例3.5.2 多模塊交叉存儲(chǔ)器多模塊交叉存儲(chǔ)器

41、CAI863.6 cache存儲(chǔ)器存儲(chǔ)器3.6.1 cache基本原理基本原理3.6.2 主存與主存與cache的地址映射的地址映射3.6.3替換策略替換策略3.6.4 cache的寫(xiě)操作策略的寫(xiě)操作策略3.6.5Pentium4的的cache組織組織3.6.6使用多級(jí)使用多級(jí)cache減少缺失損失減少缺失損失873.6.1 cache基本原理基本原理1、cache的功能解決CPU和主存之間的速度不匹配問(wèn)題l一般采用高速的SRAM構(gòu)成。lCPU和主存之間的速度差別很大采用兩級(jí)或多級(jí)Cache系統(tǒng)l早期的一級(jí)Cache在CPU內(nèi)，二級(jí)在主板上l現(xiàn)在的CPU內(nèi)帶L1 Cache和L2 Cachel

42、全由硬件調(diào)度，對(duì)用戶(hù)透明883.6.1 cache基本原理基本原理893.6.1 cache基本原理基本原理CPU與存儲(chǔ)器系統(tǒng)的關(guān)系903.6.1 cache基本原理基本原理2、cache基本原理 CPU與cache之間交換數(shù)據(jù)以字字為單位，而cache與主存之間交換數(shù)據(jù)以塊塊為單位CAI913.6.1 cache基本原理基本原理2、cache基本原理l地址映射；l替換策略；l寫(xiě)一致性；l性能評(píng)價(jià)。CAI923.6.1 cache基本原理基本原理3、 Cache的命中率 從CPU來(lái)看，增加一個(gè)cache的目的，就是在性能上使主存的平均讀出時(shí)間盡可能接近c(diǎn)ache的讀出時(shí)間。為了達(dá)到這個(gè)目的，在

43、所有的存儲(chǔ)器訪(fǎng)問(wèn)中由cache滿(mǎn)足CPU需要的部分應(yīng)占很高的比例，即cache的命中率應(yīng)接近于1。由于程序訪(fǎng)問(wèn)的局部性，實(shí)現(xiàn)這個(gè)目標(biāo)是可能的。 933.6.1 cache基本原理基本原理3、cache命中率公式cmcamcameettrhrrttethhttNNNh/)1 (1)1 (命中率命中率 Cache/主存系統(tǒng)的主存系統(tǒng)的平均訪(fǎng)問(wèn)時(shí)間平均訪(fǎng)問(wèn)時(shí)間訪(fǎng)問(wèn)效率訪(fǎng)問(wèn)效率Cache與內(nèi)存的速與內(nèi)存的速度比度比94例例6 CPU執(zhí)行一段程序時(shí)，執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)完成存取的次數(shù)為為1900次，主存完成存取的次數(shù)為次，主存完成存取的次數(shù)為100次，已知次，已知cache存取周期為

44、存取周期為50ns，主存存取周期為，主存存取周期為250ns，求求cache/主存系統(tǒng)的效率和平均訪(fǎng)問(wèn)時(shí)間。主存系統(tǒng)的效率和平均訪(fǎng)問(wèn)時(shí)間。 解：lh=Nc/（Nc+Nm）=1900/(1900+100)=0.95lr=tm/tc=250ns/50ns=5le=1/(r+(1-r)h)=1/(5+(1-5)0.95=83.3%lta=tc/e=50ns/0.833=60ns 953.6.2主存與主存與Cache的地址映射的地址映射l無(wú)論選擇那種映射方式，都要把主存和cache劃分為同樣大小的“塊”。l選擇哪種映射方式，要考慮：l硬件是否容易實(shí)現(xiàn)l地址變換的速度是否快l主存空間的利用率是否高l主存

45、裝入一塊時(shí)，發(fā)生沖突的概率l以下我們介紹三種映射方法961、全相聯(lián)的映射方式（1）將地址分為兩部分（塊號(hào)和字），在內(nèi)存塊寫(xiě)入Cache時(shí)，同時(shí)寫(xiě)入塊號(hào)標(biāo)記；（2）CPU給出訪(fǎng)問(wèn)地址后，也將地址分為兩部分（塊號(hào)和字），比較電路塊號(hào)與Cache 表中的標(biāo)記進(jìn)行比較，相同表示命中，訪(fǎng)問(wèn)相應(yīng)單元；如果沒(méi)有命中訪(fǎng)問(wèn)內(nèi)存，CPU 直接訪(fǎng)問(wèn)內(nèi)存，并將被訪(fǎng)問(wèn)內(nèi)存的相對(duì)應(yīng)塊寫(xiě)入Cache。3.6.2 主存與主存與cache的地址映射的地址映射971、全相全相聯(lián)的聯(lián)的映射映射方式方式CAI983.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式 轉(zhuǎn)換公式 主存地址長(zhǎng)度主存地址長(zhǎng)度(s+w)位

46、位尋址單元數(shù)尋址單元數(shù)2w個(gè)字或字節(jié)個(gè)字或字節(jié)塊大小塊大小行大小行大小2w個(gè)字或字節(jié)個(gè)字或字節(jié)主存的塊數(shù)主存的塊數(shù)2s標(biāo)記大小標(biāo)記大小s位位cache的行數(shù)的行數(shù)不由地址格式確定不由地址格式確定993.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式 1003.6.2 主存與主存與cache的地址映射的地址映射1、全相聯(lián)的映射方式特點(diǎn)：l優(yōu)點(diǎn)：沖突概率小，Cache的利用高。l缺點(diǎn)：比較器難實(shí)現(xiàn)，需要一個(gè)訪(fǎng)問(wèn)速度很快代價(jià)高的相聯(lián)存儲(chǔ)器應(yīng)用場(chǎng)合：l適用于小容量的Cache1013.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式映射方法（一對(duì)多）如： i=

47、 j mod m 主存第j塊內(nèi)容拷貝到Cache的i行,一般i和m都是2N級(jí)。 1022、直接映直接映射射方式方式2、基本原理l利用行號(hào)選擇相應(yīng)行；l把行標(biāo)記與CPU訪(fǎng)問(wèn)地址進(jìn)行比較，相同表示命中，訪(fǎng)問(wèn)Cache；l如果沒(méi)有命中，訪(fǎng)問(wèn)內(nèi) 存，并將相應(yīng)塊寫(xiě)入CacheCAI1033.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式 轉(zhuǎn)換公式 主存地址長(zhǎng)度主存地址長(zhǎng)度(s+w)位位尋址單元數(shù)尋址單元數(shù)2s+w個(gè)字或字節(jié)個(gè)字或字節(jié)塊大小塊大小行大小行大小2w個(gè)字或字節(jié)個(gè)字或字節(jié)主存的塊數(shù)主存的塊數(shù)2scache的行數(shù)的行數(shù)m2r標(biāo)記大小標(biāo)記大小(s-r)位位1043.6.2 主存與

48、主存與cache的地址映射的地址映射2、直接映射方式 1053.6.2 主存與主存與cache的地址映射的地址映射2、直接映射方式特點(diǎn)l優(yōu)點(diǎn)：比較電路少m倍線(xiàn)路，所以硬件實(shí)現(xiàn)簡(jiǎn)單，Cache地址為主存地址的低幾位，不需變換。l缺點(diǎn)：沖突概率高（抖動(dòng)）應(yīng)用場(chǎng)合l適合大容量Cache1063.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式l前兩者的組合lCache分組，組間采用直接映射方式，組內(nèi)采用全相聯(lián)的映射方式lCache分組U，組內(nèi)容量Vl映射方法（一對(duì)多）lq= j mod ul主存第j塊內(nèi)容拷貝到Cache的q組中的某行l(wèi)地址變換l設(shè)主存地址x，看是不是在cache

49、中，先y= x mod u，則在y組中一次查找1073.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式l分析：比全相聯(lián)容易實(shí)現(xiàn)，沖突低lv=1，則為直接相聯(lián)映射方式lu=1，則為全相聯(lián)映射方式lv的取值一般比較小， 一般是2的冪，稱(chēng)之為v路組相聯(lián)cache.108CAI1093.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式轉(zhuǎn)換公式 主存地址長(zhǎng)度主存地址長(zhǎng)度(s+w)位位尋址單元數(shù)尋址單元數(shù)2s+w個(gè)字或字節(jié)個(gè)字或字節(jié)塊大小塊大小行大小行大小2w個(gè)字或字節(jié)個(gè)字或字節(jié)主存的塊數(shù)主存的塊數(shù)2s每組的行數(shù)每組的行數(shù)k每組的每組的v2dcache的行數(shù)的行數(shù)

50、kv標(biāo)記大小標(biāo)記大小(s-d)位位1103.6.2 主存與主存與cache的地址映射的地址映射3、組相聯(lián)映射方式1113.6.2 主存與主存與cache的地址映射的地址映射1123.6.2 主存與主存與cache的地址映射的地址映射例8：一個(gè)組相聯(lián)cache由64個(gè)行組成，每組4行。主存包含4K個(gè)塊，每塊128字。請(qǐng)表示內(nèi)存地址的格式。解：塊大小行大小2w個(gè)字12827 w7每組的行數(shù)k4cache的行數(shù)kvK2d42d64 d4組數(shù)v2d2416主存的塊數(shù)2s4K2221022 s12標(biāo)記大小(s-d)位12-48位主存地址長(zhǎng)度(s+w)位12+719位主存尋址單元數(shù)2s+w219故 k4各

51、組相聯(lián)的內(nèi)存地址格式如下所示： 8位位 4位位 7位位 標(biāo)記標(biāo)記s-d組號(hào)組號(hào)d字號(hào)字號(hào)w1133.6.3 替換策略替換策略l當(dāng)新的主存字塊需要調(diào)入當(dāng)新的主存字塊需要調(diào)入cache存儲(chǔ)器而它的可用位置又已被占存儲(chǔ)器而它的可用位置又已被占滿(mǎn)時(shí)，就產(chǎn)生替換算法問(wèn)題。先介紹兩種替換算法先進(jìn)先出（滿(mǎn)時(shí)，就產(chǎn)生替換算法問(wèn)題。先介紹兩種替換算法先進(jìn)先出（FIFO）算法和近期最少使用（算法和近期最少使用（LRU）算法。算法。l FIFO算法算法總是把一組中最先調(diào)入總是把一組中最先調(diào)入 cache存儲(chǔ)器的字塊替換出存儲(chǔ)器的字塊替換出去，它不需要隨時(shí)記錄各個(gè)字塊的使用情況，所以實(shí)現(xiàn)容易開(kāi)銷(xiāo)去，它不需要隨時(shí)記錄各

52、個(gè)字塊的使用情況，所以實(shí)現(xiàn)容易開(kāi)銷(xiāo)小小l LRU算法算法是把一組中近期最少使用的字塊替換出去。這種替換是把一組中近期最少使用的字塊替換出去。這種替換算法需隨時(shí)記錄算法需隨時(shí)記錄cache存儲(chǔ)器中各個(gè)字塊的使用情況，以便確定存儲(chǔ)器中各個(gè)字塊的使用情況，以便確定那個(gè)字塊是近期最少使用的字塊那個(gè)字塊是近期最少使用的字塊。LRU替換算法的平均命中率比替換算法的平均命中率比FIFO要高，并且當(dāng)分組容量加大時(shí)，能提高要高，并且當(dāng)分組容量加大時(shí)，能提高LRU替換算法的命替換算法的命中率。中率。 LRU是最常使用的一種算法、其設(shè)計(jì)思想是把組中各塊的使用情是最常使用的一種算法、其設(shè)計(jì)思想是把組中各塊的使用情況記

53、錄在一張表上（如圖況記錄在一張表上（如圖7.6所示）。并把最近使用過(guò)的塊放在所示）。并把最近使用過(guò)的塊放在表的最上面。這種算法用硬件實(shí)現(xiàn)比較麻煩，經(jīng)常采用修改型表的最上面。這種算法用硬件實(shí)現(xiàn)比較麻煩，經(jīng)常采用修改型LRU算法。算法。l 1143.6.3 替換策略替換策略l另外還有一種隨機(jī)替換法（另外還有一種隨機(jī)替換法（RAND），這種算法不考慮使用情況這種算法不考慮使用情況，在組內(nèi)隨機(jī)選擇一塊來(lái)替換。其性能比根據(jù)使用情況的替換算，在組內(nèi)隨機(jī)選擇一塊來(lái)替換。其性能比根據(jù)使用情況的替換算法要差些。法要差些。1152222 2* 66611 11 11 1111*44999 9* 3777 7*高速

54、緩沖存儲(chǔ)器之替換算法（續(xù)）例：設(shè)一個(gè)容量為4個(gè)塊的全相聯(lián)Cache，分別采用FIFO和LRU替換算法，假定訪(fǎng)問(wèn)的主存地址塊號(hào)序列為2、11、2、9、7、6、4、3，畫(huà)出每次訪(fǎng)問(wèn)后Cache中的內(nèi)容變化情況。解：訪(fǎng)問(wèn)順序 1 2 3 4 5 6 7 8地址塊號(hào) 2 11 2 9 7 6 4 3塊分配情況（FIFO）操作狀態(tài) 調(diào)進(jìn) 調(diào)進(jìn)命中調(diào)進(jìn)調(diào)進(jìn)替換替換替換 （續(xù)）116高速緩沖存儲(chǔ)器之替換算法（續(xù)）訪(fǎng)問(wèn)順序 1 2 3 4 5 6 7 8地址塊號(hào) 2 11 2 9 7 6 4 3近期最少使用（LRU）操作狀態(tài) 調(diào)進(jìn) 調(diào)進(jìn)命中調(diào)進(jìn)調(diào)進(jìn)替換替換替換22* 222 2* 4411 11* 11* 1

55、1*666999 9* 3777 7*1173.6.4 寫(xiě)操作策略寫(xiě)操作策略l由于cache的內(nèi)容只是主存部分內(nèi)容的拷貝，它應(yīng)當(dāng)與主存內(nèi)容保持一致。而CPU對(duì)cache的寫(xiě)入更改了cache的內(nèi)容。如何與主存內(nèi)容保持一致，可選用如下三種寫(xiě)操作策略。 寫(xiě)回法：換出時(shí)，對(duì)行的修改位進(jìn)行判斷，決定是寫(xiě)回還是舍掉。 全寫(xiě)法：寫(xiě)命中時(shí)，Cache與內(nèi)存一起寫(xiě) 寫(xiě)一次法：與寫(xiě)回法一致，但是第一次Cache命中時(shí)采用全寫(xiě)法。1183.6.5 Pentium 4的的Cache組織組織主要包括四個(gè)部分：l取指/譯碼單元：順序從L2cache中取程序指令，將它們譯成一系列的微指令，并存入L1指令cache中。l亂

56、序執(zhí)行邏輯：依據(jù)數(shù)據(jù)相關(guān)性和資源可用性，調(diào)度微指令的執(zhí)行，因而微指令可按不同于所取機(jī)器指令流的順序被調(diào)度執(zhí)行。l執(zhí)行單元：它執(zhí)行微指令，從L1數(shù)據(jù)cache中取所需數(shù)據(jù)，并在寄存器組中暫存運(yùn)算結(jié)果。l存儲(chǔ)器子系統(tǒng)：這部分包括L2cache、L3cache和系統(tǒng)總線(xiàn)。當(dāng)L1、L2cache未命中時(shí)，使用系統(tǒng)總線(xiàn)訪(fǎng)問(wèn)主存。系統(tǒng)總線(xiàn)還用于訪(fǎng)問(wèn)I/O資源。不同于所有先前Pentium模式和大多數(shù)處理器所采用的結(jié)構(gòu)，Pentium 4的指令cache位于指令譯碼邏輯和執(zhí)行部件之間。其設(shè)計(jì)理念是：Pentium 4將機(jī)器指令譯成由微指令組成的簡(jiǎn)單RISC類(lèi)指令，而使用簡(jiǎn)單定長(zhǎng)的微指令可允許采用超標(biāo)量流水線(xiàn)

57、和調(diào)度技術(shù)，從而增強(qiáng)機(jī)器的性能。1193.6.5 Pentium 的的Cache組織組織l基本原理見(jiàn)下圖CAI1203.6.6 使用多級(jí)使用多級(jí)cache減少缺失損失減少缺失損失 為進(jìn)一步縮小現(xiàn)代CPU和DRAM訪(fǎng)問(wèn)速度的差距，CPU支持附加一級(jí)的cache。二級(jí)cache在訪(fǎng)問(wèn)主cache缺失時(shí)被訪(fǎng)問(wèn)，各級(jí)cache都不包含所訪(fǎng)問(wèn)數(shù)據(jù)時(shí)，需要訪(fǎng)問(wèn)主存儲(chǔ)器。例10 現(xiàn)有一處理器，基本CPI為1.0，所有訪(fǎng)問(wèn)在第一級(jí)cache中命中，時(shí)鐘頻率5GHz。假定訪(fǎng)問(wèn)一次主存儲(chǔ)器的時(shí)間為100ns，其中包括所有缺失處理。設(shè)平均每條指令在第一級(jí)cache中產(chǎn)生的缺失率為2%。若增加一個(gè)二級(jí)cache，命中

58、或缺失的訪(fǎng)問(wèn)時(shí)間都為5ns，且容量大到可使必須訪(fǎng)問(wèn)主存的缺失率降為0.5%，問(wèn)處理器速度提高多少。解得只有一級(jí)cache的CPU：總的CPI11.0有二級(jí)cache的CPU：總的CPI4.0后者是前者CPU性能的：11.04.02.8倍1213.7 虛擬存儲(chǔ)器虛擬存儲(chǔ)器3.7.1 虛擬存儲(chǔ)器的基本概念虛擬存儲(chǔ)器的基本概念3.7.2 頁(yè)式虛擬存儲(chǔ)器頁(yè)式虛擬存儲(chǔ)器3.7.3段式虛擬存儲(chǔ)器和段頁(yè)式虛擬存儲(chǔ)器段式虛擬存儲(chǔ)器和段頁(yè)式虛擬存儲(chǔ)器3.7.4 虛存的替換算法虛存的替換算法返回1223.7.1 虛擬存儲(chǔ)器的基本概念虛擬存儲(chǔ)器的基本概念1、實(shí)地址與虛地址:用戶(hù)編制程序時(shí)使用的地址稱(chēng)為虛地址或邏輯地

59、址，其對(duì)應(yīng)的存儲(chǔ)空間稱(chēng)為虛存空間或邏輯地址空間；而計(jì)算機(jī)物理內(nèi)存的訪(fǎng)問(wèn)地址則稱(chēng)為實(shí)地地或物理地址，其對(duì)應(yīng)的存儲(chǔ)空間稱(chēng)為物理存儲(chǔ)空間或主存空間。程序進(jìn)行虛地址到實(shí)地址轉(zhuǎn)換的過(guò)程稱(chēng)為程序的再定位。1233.7.1 虛擬存儲(chǔ)器的基本概念虛擬存儲(chǔ)器的基本概念2、虛存的訪(fǎng)問(wèn)過(guò)程 虛存空間的用戶(hù)程序按照虛地址編程并存放在輔存中。程序運(yùn)行時(shí)，由地址變換機(jī)構(gòu)依據(jù)當(dāng)時(shí)分配給該程序的實(shí)地址空間把程序的一部分調(diào)入實(shí)存。每次訪(fǎng)存時(shí)，首先判斷該虛地址所對(duì)應(yīng)的部分是否在實(shí)存中：如果是，則進(jìn)行地址轉(zhuǎn)換并用實(shí)地址訪(fǎng)問(wèn)主存；否則，按照某種算法將輔存中的部分程序調(diào)度進(jìn)內(nèi)存，再按同樣的方法訪(fǎng)問(wèn)主存。由此可見(jiàn)，每個(gè)程序的虛地址空間可

60、以遠(yuǎn)大于實(shí)地址空間，也可以遠(yuǎn)小于實(shí)地址空間。前一種情況以提高存儲(chǔ)容量為目的，后一種情況則以地址變換為目的。后者通常出現(xiàn)在多用戶(hù)或多任務(wù)系統(tǒng)中：實(shí)存空間較大，而單個(gè)任務(wù)并不需要很大的地址空間，較小的虛存空間則可以縮短指令中地址字段的長(zhǎng)度。1243.7.1 虛擬存儲(chǔ)器的基本概念虛擬存儲(chǔ)器的基本概念3、cache與虛存的異同l從虛存的概念可以看出，主存輔存的訪(fǎng)問(wèn)機(jī)制與cache主存的訪(fǎng)問(wèn)機(jī)制是類(lèi)似的。這是由cache存儲(chǔ)器、主存和輔存構(gòu)成的三級(jí)存儲(chǔ)體系中的兩個(gè)層次。 lcache和主存之間以及主存和輔存之間分別有輔助硬件和輔助軟硬件負(fù)責(zé)地址變換與管理，以便各級(jí)存儲(chǔ)器能夠組成有機(jī)的三級(jí)存儲(chǔ)體系。cac