第二章FPGA、CPLD結構原理

1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 2.1 2.1 概概 述述輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出 基本基本PLD器件的原理結構圖器件的原理結構圖最早的可編程電路結構：F=AB+BC+ACPLDprogrammable logic devices2.1.1 PLD的發(fā)展歷程的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進的改進的 PLA 器件器件PALGAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內嵌復雜內嵌復雜功能

2、模塊功能模塊的的SoPC片上可編程系統(tǒng)2.1.2 PLD2.1.2 PLD的分類的分類按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡單 PLD 復雜 PLD PROM PAL PLA GAL CPLD FPGA 500門以下可編程邏輯器件從結構上來分：（1）乘積項結構器件基本結構為“與或”陣列的器件 PLD、CPLD（2）查找表結構器件 FPGA從編程工藝上劃分：（1）熔絲型器件（2）反熔絲型器件 一次性編程（3）EPROM型：紫外線擦除（4）EEPROM型：電可擦寫（5）SRAM型：查找表結構器件，斷電后信息丟失（FPGA）（6）Flash型：（FPGA）反熔絲結構，多次可

3、編程，也可以做到掉電后不需要重新配置2.2 簡單簡單PLD結構原理結構原理 2.2.1 邏輯元件符號表示邏輯元件符號表示 PLD的互補緩沖器的互補緩沖器 PLD的互補輸入的互補輸入 PLD中與陣列表示中與陣列表示 PLD中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 2.2.1 邏輯元件符號表示邏輯元件符號表示 地 址譯 碼 器存 儲 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2PROM基本結構：基本結構：0111201110110.AAAWAAAWAAAWnnnn其邏輯函數(shù)是：其邏輯函數(shù)是：2.2.2 PROM結構原理結構原理 PROM的邏輯陣列結構的邏輯陣列結構

4、與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp邏輯函數(shù)表示：邏輯函數(shù)表示：PROM表達的表達的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAFPLA邏輯陣邏輯陣列示意圖列示意圖與 陣 列 （ 可 編 程 ）或

5、 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F2.2.3 PLA結構原理結構原理 PLA與與 PROM的比較：的比較： 0A1A1F0F2A2F0A1A1F0F2A2F0A1A1F0F0A1A1F0FPAL結構：結構：PAL的常用表示：的常用表示：2.2.4 PAL結構原理結構原理 2.2.4 PAL結構原理結構原理 PAL16V8的部分結構圖的部分結構圖2.2.5 GAL結構原理結構原理1、GAL通用陣列邏輯器件2、GAL采用EEPROM工藝，具有電可擦除重復編程的特點3、GAL的“與或”結構上沿用了PAL的與陣列可編程，或陣列固定的結構4、對PAL的I/O結構進行了較大的改進，

6、增加了輸出邏輯宏單元OLMCOLMC-output logic macro cellOLMC-有四種多路選擇輸出結構，分別屬于三種模式：1、寄存器模式：寄存器輸出結構；寄存器模式組合輸出雙向口結構2、復合模式：組合輸出雙向口結構；組合輸出結構；3、簡單模式：反饋輸入結構；輸出反饋結構；輸出結構2.2.5 GAL結構原理結構原理 寄存器輸出結構寄存器輸出結構寄存器模式組合雙向輸出結構寄存器模式組合雙向輸出結構(1) 寄存器模式。寄存器模式。 組合輸出雙向結構組合輸出雙向結構復合型組合輸出結構復合型組合輸出結構(2) 復合模式。復合模式。 反饋輸入結構反饋輸入結構輸出反饋結構輸出反饋結構簡單模式輸

7、出結構簡單模式輸出結構(3) 簡單模式。簡單模式。 2.2 CPLD的結構及其工作原理的結構及其工作原理簡單的PLD被CPLD取代的原因：1、陣列規(guī)模較小，資源不夠用于設計數(shù)字系統(tǒng)，多片，因此性能、成本及周期受影響2、片內寄存器資源不足，且寄存器的結構限制較多（如時鐘共用）難以構成時序電路3、I/O不夠靈活，如三態(tài)控制等，限制了片內資源的利用率。4、編程不便，需用專用的編程工具，對于使用熔絲型的簡單PLD更是不便主流CPLD是ALtera公司的MAX7000S系列器件：1、MAX7000S包含32256個宏單元， 每16個宏單元組成一個邏輯陣列塊（ logic array block,LAB)

8、. 每個宏單元含有一個可編程的與陣列和固定的或陣列，以及一個可配置寄存器 每個宏單元共享擴展乘積項和高速并聯(lián)擴展乘積項，它們可向每個宏單元提供多達32個乘積項，以構成復雜的邏輯函數(shù)五部分組成：1、邏輯陣列 2、宏單元 3、擴展乘積項 4、可編程連線陣列 5、I/O控制塊MAX7000系列的單個宏單元結構系列的單個宏單元結構2.2 CPLD的結構及其工作原理的結構及其工作原理 MAX7128S的結構的結構 1邏輯陣列塊邏輯陣列塊(LAB) 2宏單元宏單元 MAX7000系列中的宏單元系列中的宏單元 三種時鐘輸入模式三種時鐘輸入模式 全局時鐘信號全局時鐘信號 全局時鐘信號由高電平有效的時鐘信號使能

9、全局時鐘信號由高電平有效的時鐘信號使能 用乘積項實現(xiàn)一個陣列時鐘用乘積項實現(xiàn)一個陣列時鐘 3擴展乘積項擴展乘積項 （1）共享擴展項）共享擴展項 并聯(lián)擴展項饋送方式并聯(lián)擴展項饋送方式（2）并聯(lián)擴展項）并聯(lián)擴展項4可編程連線陣列可編程連線陣列(PIA) PIA信號布線到信號布線到LAB的方式的方式 5I/O控制塊控制塊 EPM7128S器件的器件的I/O控制塊控制塊 2.4.1 查找表邏輯結查找表邏輯結構構 2.4 FPGA的結構及其工作原理的結構及其工作原理 0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器FPGA查找表單元內部結構查找表單元內部結構 Cy

10、clone III系列器件的結構與原理系列器件的結構與原理 Cyclone III系列器件主要由系列器件主要由（1）邏輯陣列塊）邏輯陣列塊LAB；（2）嵌入式存儲器塊；）嵌入式存儲器塊；（3）I/O單元；單元；（4）嵌入式硬件乘法器；）嵌入式硬件乘法器；（5）PLL等模塊構成等模塊構成Cyclone III系列器件的可編程資源主要來自邏輯陣列塊系列器件的可編程資源主要來自邏輯陣列塊LAB，每個每個LAB都由多個邏輯單元都由多個邏輯單元LE構成，構成，LE是這種是這種FPGA最基本的最基本的可編程單元。可編程單元。LE由一個由一個4輸入的查找表輸入的查找表LUT，進位鏈邏輯和一個可編程的寄存，進

11、位鏈邏輯和一個可編程的寄存器構成器構成Cyclone III 的的LE可以工作在下列兩種模式：可以工作在下列兩種模式：1、普通模式、普通模式 2、動態(tài)模式、動態(tài)模式2.4.2 Cyclone III系列器件的結構與原理系列器件的結構與原理 2.4.2 Cyclone III系列器件的結構與原理系列器件的結構與原理 Cyclone III LE 普通模式普通模式2.4.2 Cyclone III系列器件的結構與原理系列器件的結構與原理 Cyclone III LE 動態(tài)算術模式動態(tài)算術模式Cyclone LAB 結構1、包含10個LE；2、LE進位鏈和級聯(lián)鏈3、LAB控制信號；4、LAB局部互鏈

12、5、LUT鏈；6、寄存器鏈進位鏈：在動態(tài)算術模式下LE的快速進位選擇；通過冗余的進位計算的方式來提供進位功能的速度；在計算進位時，預先對進位輸入0和1的兩種情況都計算，然后再進行選擇控制信號：每個LAB都有專用的邏輯來生成LE的控制信號，這些控制信號包括：兩個時鐘、兩個時鐘使能、兩個異步清零同步清零、異步預置/裝載信號同步裝載、加/減控制信號。在同一時刻最多10個控制信號局部互連：可以用來在同一個LAB的LE之間傳輸信號；可以驅動在同一個LAB中的LE，可以連接行與列互連。2.4.2 Cyclone III系列器件的結構與原理系列器件的結構與原理 Cyclone III LAB 結構結構快速通

13、道快速通道(FastTrack) FastTrack遍布于整個遍布于整個FPGA器件，是一系列水平和垂器件，是一系列水平和垂直走向的連續(xù)式布線通道。直走向的連續(xù)式布線通道。 FastTrack連接是由遍布整個器件的連接是由遍布整個器件的“行互連行互連”和和“列列互線互線”組成的。組成的。 2.4.2 Cyclone III系列器件的結構與原理系列器件的結構與原理 LAB陣列間互連陣列間互連 快速進位選擇鏈快速進位選擇鏈 嵌入式乘法器嵌入式乘法器壓控振蕩器給出一個信號壓控振蕩器給出一個信號,一部分作為輸出一部分作為輸出,另一部分通過分頻與另一部分通過分頻與PLL IC所產(chǎn)生的本振信號作相位比較所

14、產(chǎn)生的本振信號作相位比較,為了保持頻率不變?yōu)榱吮３诸l率不變,就要求就要求相位差不發(fā)生改變相位差不發(fā)生改變,如果有相位差的變化如果有相位差的變化,則則PLL IC的電壓輸出端的電壓輸出端的電壓發(fā)生變化的電壓發(fā)生變化,去控制去控制VCO,直到相位差恢復直到相位差恢復!達到鎖頻的目的達到鎖頻的目的!能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環(huán)能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環(huán)電子電路。電子電路。 PLL工作原理工作原理2.5.1 內部邏輯測試內部邏輯測試 2.5 FPGA/CPLD2.5 FPGA/CPLD測試技術測試技術 2.5.2 JTAG邊界掃描測試邊界掃描測

15、試 邊界掃描電路結構邊界掃描電路結構 2.5.2 JTAG邊界掃描測試邊界掃描測試 邊界掃描邊界掃描IO引腳功能引腳功能引引 腳腳描描 述述功功 能能TDI測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。于高阻態(tài)。TMS測試模

16、式選擇測試模式選擇(Test Mode Select)控制信號輸入引腳，負責控制信號輸入引腳，負責TAP控制器的轉換。控制器的轉換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入測試時鐘輸入(Test Clock Input)時鐘輸入到時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測試復位輸入測試復位輸入(Test Reset Input)低電平有效，異步復位邊界掃描電路低電平有效，異步復位邊界掃描電路(在在IEEE規(guī)范中規(guī)范中，該引腳可選，該引腳可選)。JTAG BST需要下

17、列寄存器：需要下列寄存器：指令寄存器指令寄存器旁路寄存器旁路寄存器邊界掃描寄存器邊界掃描寄存器用來決定是否進行測試或訪問數(shù)據(jù)寄用來決定是否進行測試或訪問數(shù)據(jù)寄存器操作存器操作這個這個1bit寄存器用來提供寄存器用來提供TDI和和TDO的最小串行通道的最小串行通道由器件引腳上的所有邊界掃描由器件引腳上的所有邊界掃描單元構成單元構成邊界掃描數(shù)據(jù)移邊界掃描數(shù)據(jù)移位方式位方式 JTAG BST系統(tǒng)內系統(tǒng)內部結構部結構 JTAG BST系統(tǒng)與與系統(tǒng)與與FLEX器件關聯(lián)結構圖器件關聯(lián)結構圖 2.6.1 Lattice公司公司CPLD器件系列器件系列 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品

18、概述產(chǎn)品概述 1. ispLSI器件系列器件系列 ispLSI1000E系列系列 ispLSI2000E/2000VL/200VE系列系列 ispLSI5000V系列系列 ispLSI 8000/8000V系列系列 2. ispLSI器件的結構與特點器件的結構與特點 采用采用UltraMOS工藝工藝 系統(tǒng)可編程功能，所有的系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持ISP功能功能 邊界掃描測試功能邊界掃描測試功能 加密功能加密功能 短路保護功能短路保護功能 2.6.2 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 面向邏輯密集的

19、設計：面向邏輯密集的設計：Virtex-4 LX面向高性能信號處理應用：面向高性能信號處理應用：Virtex-4 SX面向高速串行連接和嵌入式處理應用：面向高速串行連接和嵌入式處理應用：Virtex-4 FX2. Spartan器件系列器件系列 3. XC9500系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 邏輯核邏輯核(LogiCORE) 通用類通用類 接口類接口類 AllianceAlliance核核 2.6.3 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA Stratix

20、 II提供了高速提供了高速I/O信號和接口信號和接口 :專用串行專用串行/解串（解串（SERDES）電路電路 動態(tài)相位調整（動態(tài)相位調整（DPA）電路電路 支持差分支持差分I/O信號電平信號電平 提供外部存儲器接口提供外部存儲器接口 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. Altera宏功能塊及宏功能塊及IP核核 2.6.4 Actel公司的公司的FPGA器件系列器件系列 2.6.5 Altera公司的公司的FPGA配置方式與器件系列配置方式與器件系列 Altera FPGA常用配置器件常用配置器件器器 件件功能描述功能描述封裝形式封裝形式EPC216956801位，3.3/5V供電20腳PLCC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212 9421位，5V供電8腳PDIP、20腳PLCC、32腳