verilog語法學(xué)習(xí)心得轉(zhuǎn)載

1、.verilog語法學(xué)習(xí)心得 轉(zhuǎn)載verilog語法學(xué)習(xí)心得轉(zhuǎn)載2020-07-07 17：171.數(shù)字電路根底知識：布爾代數(shù)、門級電路的內(nèi)部晶體管構(gòu)造、組合邏輯電路分析與設(shè)計(jì)、觸發(fā)器、時(shí)序邏輯電路分析與設(shè)計(jì)2.數(shù)字系統(tǒng)的構(gòu)成：傳感器AD數(shù)字處理器DA執(zhí)行部件3.程序通在硬件上的執(zhí)行過程：C語言經(jīng)過編譯-該處理器的機(jī)器語言放入存儲(chǔ)器-按時(shí)鐘的節(jié)拍，逐條取出指令、分析指令、執(zhí)行指令4.DSP處理是個(gè)廣泛概念，統(tǒng)指在數(shù)字系統(tǒng)中做的變換DFT、濾波、編碼解碼、加密解密、壓縮解壓等處理5.數(shù)字處理器包括兩部分：高速數(shù)據(jù)通道接口邏輯、高速算法電路邏輯6.當(dāng)前，IC產(chǎn)業(yè)包括IC制造和IC設(shè)計(jì)兩部分，IC設(shè)

2、計(jì)技術(shù)開展速度高于IC設(shè)計(jì)7.FPGA設(shè)計(jì)的前續(xù)課程：數(shù)值分析、DSP、C語言、算法與數(shù)據(jù)構(gòu)造、數(shù)字電路、HDL語言計(jì)算機(jī)微體系構(gòu)造8.數(shù)字處理器處理性能的進(jìn)步：軟件算法的優(yōu)化、微體系構(gòu)造的優(yōu)化9.數(shù)字系統(tǒng)的實(shí)現(xiàn)方式：編寫C程序,然后用編譯工具得到通用微處理器的機(jī)器指令代碼，在通用微處理器上運(yùn)行如8051/ARM/PENTUIM專用DSP硬件處理器用FPGA硬件邏輯實(shí)現(xiàn)算法，但性能不如ASIC用ASIC實(shí)現(xiàn)，經(jīng)費(fèi)充足、大批量的情況下使用，因?yàn)橥镀惧X高、周期長10.FPGA設(shè)計(jì)方法：IP核重用、并行設(shè)計(jì)、層次化模塊化設(shè)計(jì)、top-down思想FPGA設(shè)計(jì)分工：前端邏輯設(shè)計(jì)、后端電路實(shí)現(xiàn)、仿真驗(yàn)

3、證11.matlab的應(yīng)用：matlab中有許多現(xiàn)成的數(shù)學(xué)函數(shù)可以利用，節(jié)省了復(fù)雜函數(shù)的編寫時(shí)間matlab可以與C程序接口做算法仿真和驗(yàn)證時(shí)能很快生成有用的數(shù)據(jù)文件和表格DSP builder可以直接將simulink模型轉(zhuǎn)換成HDL代碼，跳過了中間的C語言改寫步驟12.常規(guī)從算法到硬件電路的開發(fā)過程：算法的開發(fā)C語言的功能描繪并行構(gòu)造的C語言改寫verilog的改寫仿真、驗(yàn)證、修正綜合、布局布線、投入實(shí)用13.C語言改寫成verilog代碼的困難點(diǎn)：并行C語言的改寫，因?yàn)镃本身是順序執(zhí)行，而不是并行執(zhí)行不使用C語言中的復(fù)雜數(shù)據(jù)構(gòu)造，如指針目前有將C語言轉(zhuǎn)換成verilog的工具?14.HD

4、L HDL描繪方法是從電路圖描繪方法演化來的，相比來說更容易修改符合IEEE標(biāo)準(zhǔn)的有verilog HDL和VHDL VHDL由美國國防部開發(fā)，有1987和1993兩個(gè)版本verilog由cadence持有，有1995、2001、2005三個(gè)版本verilog較VHDL更有前景：具有模擬電路描繪才能、不僅可以開發(fā)電路還可以驗(yàn)證電路、門級以下描繪比VHDL強(qiáng)RTL級和門級的綜合已經(jīng)成熟，主要是注意行為級的綜合結(jié)果，使用可綜合的編程風(fēng)格SYSTEM VERILOG是VERILOG的一種延伸15.IP核的應(yīng)用：軟核soft core：功能經(jīng)過驗(yàn)證的、可綜合的、實(shí)現(xiàn)后門數(shù)在5K以上的HDL代碼固核fi

5、rm core：功能經(jīng)過驗(yàn)證的、可綜合的、實(shí)現(xiàn)后門數(shù)在5K以上的電路構(gòu)造編碼文件，如edif，不可更改硬核hard core：功能經(jīng)過驗(yàn)證的、可綜合的、實(shí)現(xiàn)后門數(shù)在5K以上的電路構(gòu)造幅員，已帶工藝參數(shù)，不可更改16.HDL語言綜合后得到EDIF，這是一種標(biāo)準(zhǔn)電路網(wǎng)表EDIF經(jīng)過詳細(xì)工藝庫匹配、布局布線、延時(shí)計(jì)算后得到網(wǎng)表EDIF不可更改，作為固核存在17.verilog特點(diǎn)：區(qū)分大小寫，所有關(guān)鍵字都要求小寫不是強(qiáng)類型語言，不同類型數(shù)據(jù)之間可以賦值和運(yùn)算/是單行注釋可以跨行注釋描繪風(fēng)格有系統(tǒng)級描繪、行為級描繪、RTL級描繪、門級描繪，其中RTL級和門級別與詳細(xì)電路構(gòu)造有關(guān)，行為級描繪要遵守可綜合

6、原那么門級描繪使用門級模型或者用戶自定義模型UDP來代替詳細(xì)根本元件，在IDE中針對不同F(xiàn)PGA器件已經(jīng)有對應(yīng)的根本元件原語18.verlog語法要點(diǎn)：module endmodule之間由兩部分構(gòu)成：接口描繪和邏輯功能描繪IO端口種類：input output inout一樣位寬的輸入輸出信號可以一起聲明，input3：0a,b；不同位寬的必須分開寫內(nèi)部信號為reg類型，內(nèi)部信號信號的狀態(tài)：0 1x z，3'bx1=3'bxx1 x/z會(huì)往左擴(kuò)展3'b1=3'b001數(shù)字不往左擴(kuò)展邏輯功能描繪中常用assign描繪組合邏輯電路，always既可以描繪組合邏輯電

7、路又可以描繪時(shí)序邏輯電路，還可以用元件調(diào)用方法描繪邏輯功能always之間、assign之間、實(shí)例引用之間以及它們之間都是并行執(zhí)行，always內(nèi)部是順序執(zhí)行常量格式：+/-二進(jìn)制位寬'進(jìn)制該進(jìn)制的數(shù)值：默認(rèn)進(jìn)制為10進(jìn)制默認(rèn)位寬為32位位寬是從二進(jìn)制寬度角度而言的由位寬決定從低位截取二進(jìn)制數(shù)2'hFF=2'b11，通常由被賦值的reg變量位寬決定parameter常用于定義延遲和變量位寬，可用常量或常量表達(dá)式定義變量種類：wire reg memory IO信號默認(rèn)為wire類型，除非指定為reg類型wire可以用作任何輸入輸出端口wire包括input output

8、 inout wire不帶存放功能assign賦值語句中，被賦值的信號都是wire類型assign之所以稱為連續(xù)賦值，是因?yàn)椴粩鄼z測表達(dá)式的變化reg類型可以被賦值后再使用，而不是向wire一樣只能輸出，類似VHDL中的buffer端口reg類型變量初始值為xVHDL中初始值為本類型最小值，通常是0always模塊里被賦值的信號都必須定義為reg類型，因?yàn)閍lways可以反復(fù)執(zhí)行，而reg表示信號的存放，可以保存上次執(zhí)行的值reg類型變量與integer變量不同，即使賦負(fù)值，本質(zhì)上也是按二進(jìn)制無符號數(shù)存儲(chǔ)的，integer是有符號數(shù)verilog中所有內(nèi)部信號都是靜態(tài)變量，因?yàn)樗鼈兊闹刀荚趓e

9、g中存儲(chǔ)起來了memory型只有一維數(shù)組，由reg型變量組成memory初始化只能按地址賦值，不能一次性賦值1*256的memo ry寫法：reg mema255：0mema3=0；不同位寬的變量之間賦值，處理之前都以被賦值的變量位寬為準(zhǔn)擴(kuò)展或截取Aa：b無論a b誰大，a總是實(shí)際電路的信號高位，b總是實(shí)際電路的信號低位算術(shù)運(yùn)算中假設(shè)有X值那么結(jié)果為X for循環(huán)中的變量另外定義成integer，因?yàn)樗皇菍?shí)際信號，有正負(fù)；reg那么以無符號數(shù)存在=和！=只比較0、1，遇到z或x時(shí)結(jié)果都為xx在if中算做假條件，結(jié)果可能是1、0、x=和！=比較更加苛刻，包括x和z的準(zhǔn)確比較，結(jié)果可能是0、1&

10、amp;&的結(jié)果只有1'b1或1'b0兩種，A&A的結(jié)果位寬那么是與A一樣的1,0為64'h 100000000,所以拼接運(yùn)算中各信號一定要指定位寬移位運(yùn)算左移將保存4'b1000 1等于5'b10000，右移那么舍棄4'b0011等于4'b0001數(shù)字電路里位運(yùn)算應(yīng)用普遍，包括按位邏輯運(yùn)算、移位運(yùn)算、拼接運(yùn)算、縮減運(yùn)算非阻塞式賦值=與阻塞式賦值=阻塞：在同一個(gè)always過程中，后面的賦值語句要等待前一個(gè)賦值語句執(zhí)行完，后面的語句被該賦值語句阻塞非阻塞：在同一個(gè)always過程中，非阻塞賦值語句是同時(shí)進(jìn)展的，排在后面的語

11、句不會(huì)被該賦值語句阻塞=：塊完畢后才能完成賦值塊內(nèi)所有=語句在always塊完畢時(shí)刻同時(shí)賦值=右邊各變量的值是上一次時(shí)鐘邊沿時(shí)，這些變量當(dāng)時(shí)的值用于描繪可綜合的時(shí)序電路=：=語句完畢之后過程always才可能完畢在always過程中，begin end塊內(nèi)按先后順序立即賦值，在fork join內(nèi)同時(shí)賦值可能造成沖突與assign連用描繪組合電路begin end中阻塞的含義：beginB=C.；end假設(shè)A事件不發(fā)生那么永遠(yuǎn)不能執(zhí)行下去，被阻塞了由于時(shí)鐘的延時(shí)往往在ps級，多個(gè)alwaysposedge之間終究誰先執(zhí)行是個(gè)未知數(shù)使用原那么：同一個(gè)always過程塊內(nèi)建立時(shí)序電路用=純組合邏輯

12、電路用=，生成的電路構(gòu)造最簡單，執(zhí)行速度最快同一個(gè)always塊內(nèi)不要混用=和=不要在多個(gè)always塊內(nèi)對同一個(gè)變量賦值多源驅(qū)動(dòng)if else的三種形式，第三種形式適宜描繪優(yōu)先編碼器if條件中0/x/z當(dāng)成假，1當(dāng)成真，非0的數(shù)值也當(dāng)成真case語句的三種：case四種狀態(tài)的比較casez忽略zcasex忽略x和z，只看哪些位的信號有用case語句中所有表達(dá)式值的位寬必須相等，default中不能將n'bx用'bx代替防止生成鎖存器的方法：電平觸發(fā)時(shí)if后加else case中加default?使用casex會(huì)將不必要的狀態(tài)視為無關(guān)項(xiàng)，使得綜合出來的電路最簡單兩種特殊的括號：

13、begin順序語句.end fork并行語句.join,其差異在于塊內(nèi)語句的起止時(shí)間、執(zhí)行順序、相對延時(shí)塊被命名后，其內(nèi)部變量可以被調(diào)用，因?yàn)樽兞慷际庆o態(tài)的調(diào)用信號：對應(yīng)電路中的一個(gè)信號線被引到另一處initial塊只無條件執(zhí)行一次always塊在滿足條件時(shí)不斷執(zhí)行initial常用來寫測試文件，always塊常用來寫電路描繪always既可以描繪組合邏輯電路又可以描繪時(shí)序邏輯電路always假設(shè)后面有敏感信號列表那么不能用wait語句always既可以描繪電平觸發(fā)又可以描繪邊沿觸發(fā)，wait只能描繪電平觸發(fā)assign常用于描繪組合邏輯電路測試文件中一般都是現(xiàn)initial后always生成

14、語句：生成快的本質(zhì)是使用循環(huán)內(nèi)的一條語句代替多條重復(fù)的verilog語句，簡化了用戶的編程genvar用于聲明生成變量，生成變量只能用在生成快之間仿真時(shí)，仿真器會(huì)將生成塊中的代碼展平，在確立后的方針代碼中，生成變量是不存在的最好是先想象出來循環(huán)生成語句被展平后的電路樣子，再寫相關(guān)的描繪語句task和function的區(qū)別：task可以定義自己的仿真時(shí)間單位，function與主模塊共用同一個(gè)仿真時(shí)間單位函數(shù)不能啟動(dòng)任務(wù)，任務(wù)可以啟動(dòng)函數(shù)函數(shù)至少要有一個(gè)輸入變量，任務(wù)沒有輸入變量函數(shù)返回一個(gè)值，任務(wù)不返回值一個(gè)模塊的設(shè)計(jì)包括3個(gè)部分：電路模塊的設(shè)計(jì)測試模塊的設(shè)計(jì)設(shè)計(jì)文檔的編寫設(shè)計(jì)者通過布局布線工

15、具生成具有布線延遲的電路，再進(jìn)展后仿真，得到時(shí)序分析報(bào)告從時(shí)序分析報(bào)告中可以知道電路的實(shí)際延遲t，同步電路內(nèi)每個(gè)時(shí)鐘周期要大于t,從而可確定該運(yùn)算邏輯的最高頻率綜合器之所以可以實(shí)現(xiàn)加法器、乘法器是因?yàn)閹熘幸呀?jīng)存在可配置的參數(shù)化器件模型FPGA內(nèi)總線寬度容易自定義，以便實(shí)現(xiàn)高速數(shù)據(jù)流，三態(tài)數(shù)據(jù)總線相當(dāng)于數(shù)據(jù)流的控制閥門數(shù)字系統(tǒng)內(nèi)數(shù)據(jù)流的控制：開關(guān)或三態(tài)數(shù)據(jù)總線、數(shù)據(jù)暫存部件存放器、同步狀態(tài)機(jī)控制整個(gè)系統(tǒng)在一個(gè)時(shí)鐘域內(nèi)流水線操作pipe line：K級流水線就是從組合邏輯的輸入到輸出恰好有K個(gè)存放器組，上一級的輸出是下一級的輸入流水線操作獲得第一個(gè)結(jié)果的時(shí)間要比不用流水線操作的時(shí)間長，但以后結(jié)果獲

16、得時(shí)間都只需要一個(gè)時(shí)鐘周期，進(jìn)步了數(shù)據(jù)吞吐量流水線操作的保證：Tclk K*組合邏輯延遲+觸發(fā)器的建立保持時(shí)間/觸發(fā)時(shí)間,即時(shí)間片段要長于最大途徑延遲表達(dá)了面積換速度的思想，在綜合時(shí)考慮的是以面積小為主還是以速度為主本質(zhì)上是一種同步邏輯同步時(shí)序邏輯和異步時(shí)序邏輯：同步時(shí)序邏輯指所有存放器組由唯一時(shí)鐘觸發(fā)alwaysposedge clk或alwaysnegedage clk異步時(shí)序邏輯指觸發(fā)條件不唯一，任意一個(gè)條件都會(huì)引起觸發(fā)alwaysposedge clk or posedage reset目前的綜合器是以同步時(shí)序邏輯綜合的，因?yàn)橥綍r(shí)序邏輯較異步時(shí)序邏輯可靠嚴(yán)格的同步要求時(shí)鐘信號傳遞速度

17、遠(yuǎn)遠(yuǎn)大于各部分的延遲，實(shí)際中clk要單獨(dú)用線，而不要經(jīng)過反相器等部件alwaysposedge.begin.=.end表示同步時(shí)序邏輯同時(shí)刻賦值不同速率數(shù)據(jù)接口的處理方法異步數(shù)據(jù)的處理方法：幀同步FIFO雙端口RAM同步狀態(tài)機(jī)：包括moore和mealy型兩種，及其反響模型是一種反響控制系統(tǒng)，當(dāng)前狀態(tài)就是其內(nèi)部狀態(tài)變量狀態(tài)機(jī)的開發(fā)步驟：根據(jù)實(shí)際問題列出輸入輸出變量和狀態(tài)數(shù)畫出狀態(tài)圖并化簡寫出狀態(tài)轉(zhuǎn)移真值表得到邏輯表達(dá)式用D觸發(fā)器或JK觸發(fā)器構(gòu)建電路目前用D觸發(fā)器多verilog描繪時(shí)只需要得到簡化的狀態(tài)圖就可以描繪狀態(tài)編碼方式：獨(dú)熱碼格雷碼狀態(tài)機(jī)主體程序有單always描繪方式和多always

18、描繪方式采用case/casez/casex建立模型最好，因?yàn)閤是無關(guān)態(tài)，生成的電路最簡單default：state='bx與實(shí)際情況更一致，效果等同于default：state=idle只有同步狀態(tài)機(jī)才能被目前的綜合for語句會(huì)將所有變量的情況展開，占用巨量邏輯資源，替代方法是用計(jì)數(shù)器和case語句說明所有情況有優(yōu)先級的if else構(gòu)造會(huì)消耗更多資源，建議用無優(yōu)先級的case替代模塊的復(fù)用往往比代碼上修改節(jié)省的資源多PLL的分頻、倍頻、移相操作會(huì)增加設(shè)計(jì)精度同步時(shí)序電路的延時(shí)：#x通常用于仿真測試，實(shí)際硬件延時(shí)是：長延遲用計(jì)數(shù)器，小延遲用D觸發(fā)器，此方法用來取代延遲鏈同步電路中，穩(wěn)

19、定的數(shù)據(jù)采用必須滿足采樣存放器的建立和保持時(shí)間reg類型在always中不一定綜合成時(shí)序電路，也可能是組合邏輯電路乒乓操作與作用異步時(shí)鐘域同步問題延遲包括門延遲和線延遲組合邏輯產(chǎn)生的時(shí)鐘僅能應(yīng)用在時(shí)鐘頻率較低、精度要求不高的情況下增減敏感信號得到的結(jié)果一樣補(bǔ)充部分：verilog HDL起初是作為寫testbench而產(chǎn)生的verilog有1995進(jìn)入IEEE標(biāo)準(zhǔn)，為IEEE-1364,于2001年進(jìn)展了擴(kuò)展，為IEEE 1364-2001；verilog AMS可用于模擬電路和數(shù)字電路的綜合，目前正在不斷開展和完善中；verilog的標(biāo)識符區(qū)分大小寫，關(guān)鍵字使用小寫；用來進(jìn)展單行注釋，用*來

20、進(jìn)展跨行注釋；標(biāo)識符由字母、數(shù)字、下劃線構(gòu)成，并以字母開頭；關(guān)鍵字又叫保存字，只有小寫的關(guān)鍵字才是保存字；信號的狀態(tài)有4種：0 1x zx和z在描繪電路時(shí)不區(qū)分大小寫，在仿真時(shí)大小寫有不同意義；常量表達(dá)式中：x z不區(qū)分大小寫；進(jìn)制符號h od b與H OD B不區(qū)分大小寫；十六進(jìn)制中af不區(qū)分大小寫；下劃線_用于進(jìn)步可讀性；?在數(shù)中可以代替z；x和z的左端補(bǔ)位；字符和字符串都以ASICII碼形式存在，也可以當(dāng)成電路內(nèi)的信號；字符串必須包含在同一行，不能分成多行書寫；假設(shè)表達(dá)式或者賦值語句中將字符串當(dāng)成操作數(shù)，那么字符串中的每個(gè)字符都被看成8位的ASCII值序列；可綜合的信號類型：wire r

21、eg memory它們用來描繪數(shù)字電路不可綜合的數(shù)據(jù)類型：integer real它們只用仿真，位于testbench中wire是連線的抽象模型，不能保存數(shù)據(jù)，其值由驅(qū)動(dòng)元的值決定；wire不能用在always或initial塊中；wire的默認(rèn)值為高阻z；wire的使用情形：1.作為模塊的輸出端口2.用連續(xù)賦值語句assign賦值；reg是1位存放器觸發(fā)器的抽象模型，可以保存數(shù)據(jù)；reg必須用在always或initial塊中；reg的默認(rèn)值為x；reg的使用情形：1.阻塞賦值=2.非阻塞賦值=memory只能是一維的；memory只能對每個(gè)單元分別初始化，方法：1.一個(gè)一個(gè)賦值2.通過系統(tǒng)

22、任務(wù)$readmem賦值reg3：0fc；/一個(gè)4位存放器reg fc3：0/4個(gè)一位存放器parameter的作用：仿真開場以前對其進(jìn)展賦值，整個(gè)仿真過程中保持其值不變；關(guān)系運(yùn)算符將以邏輯1或邏輯0返回比較的結(jié)果；=！=的返回值有0 1x三種情況，=！=的返回值只有0 1兩種情況；verilog由于是描繪電路的，用于位的操作較多，有：位邏輯操作，移位操作，并置操作，歸約操作；位邏輯運(yùn)算的結(jié)果中，位數(shù)與原操作數(shù)一樣多；歸約符是在原操作數(shù)的所有位上進(jìn)展操作，并產(chǎn)生1位結(jié)果；并置運(yùn)算可以發(fā)生在bit與bit之間bit與矢量之間矢量與矢量之間用于仿真的系統(tǒng)任務(wù)：所有系統(tǒng)任務(wù)都必須在initial或always內(nèi)；所有系統(tǒng)任務(wù)都必須以$開頭；常見系統(tǒng)任務(wù)：顯示任務(wù)$diplay系列和$write系列監(jiān)控任務(wù)$monitor系列探測任務(wù)$strobe系列文件翻開、輸入、關(guān)閉任務(wù)&fopen&fclose&fdisplay.讀取文件任務(wù)$readmemb$readmemh仿真