數(shù)字集成電路中的基本模塊5-2

1、時(shí)序邏輯電路設(shè)計(jì). 1本章重點(diǎn)本章重點(diǎn)寄存器、鎖存器、觸發(fā)器、振蕩器、脈沖發(fā)生器和施密特觸發(fā)器的寄存器、鎖存器、觸發(fā)器、振蕩器、脈沖發(fā)生器和施密特觸發(fā)器的實(shí)現(xiàn)技術(shù)實(shí)現(xiàn)技術(shù)靜態(tài)與動(dòng)態(tài)實(shí)現(xiàn)的比較靜態(tài)與動(dòng)態(tài)實(shí)現(xiàn)的比較時(shí)鐘策略的選擇時(shí)鐘策略的選擇時(shí)序邏輯電路設(shè)計(jì). 2時(shí)序邏輯電路時(shí)序邏輯電路輸出不僅取決于當(dāng)前的輸入值，也取決于原先的輸入值。即它具輸出不僅取決于當(dāng)前的輸入值，也取決于原先的輸入值。即它具有記憶功能有記憶功能1 1 引言引言COMBINATIONALLOGICRegistersOutputsNext stateCLKQDCurrent StateInputs圖圖7.1 7.1 利用正沿觸發(fā)

2、寄存器的有效狀態(tài)機(jī)的方框圖利用正沿觸發(fā)寄存器的有效狀態(tài)機(jī)的方框圖時(shí)序邏輯電路設(shè)計(jì). 31.1 1.1 時(shí)序電路的時(shí)間參數(shù)時(shí)序電路的時(shí)間參數(shù)tCLKtDtsu tholdtQDATASTABLEDATASTABLERegisterCLKDQtc-q時(shí)序電路的時(shí)鐘參數(shù)時(shí)序電路的時(shí)鐘參數(shù)建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間建立時(shí)間：在時(shí)鐘翻轉(zhuǎn)之前數(shù)據(jù)輸入必須有效的時(shí)間保持時(shí)間：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間保持時(shí)間：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間傳播延時(shí)：相對(duì)于時(shí)鐘邊沿，最壞情況下，數(shù)據(jù)被復(fù)制到輸出端傳播延時(shí)：相對(duì)于時(shí)鐘邊沿，最壞情況下，數(shù)據(jù)被復(fù)制到輸出端的時(shí)間的時(shí)間時(shí)

3、序邏輯電路設(shè)計(jì). 4推導(dǎo)系統(tǒng)級(jí)的時(shí)序約束條件：推導(dǎo)系統(tǒng)級(jí)的時(shí)序約束條件：最小時(shí)鐘周期最小時(shí)鐘周期TT tc-q + tplogic + tsu時(shí)序電路工作的時(shí)鐘周期時(shí)序電路工作的時(shí)鐘周期T必須能容納電路中任何一級(jí)的最必須能容納電路中任何一級(jí)的最長(zhǎng)延時(shí)長(zhǎng)延時(shí)對(duì)寄存器維持時(shí)間的要求對(duì)寄存器維持時(shí)間的要求tcdregister + tcdlogic thold這一約束保證了時(shí)序元件的輸入數(shù)據(jù)在時(shí)鐘邊沿之后能夠維這一約束保證了時(shí)序元件的輸入數(shù)據(jù)在時(shí)鐘邊沿之后能夠維持足夠長(zhǎng)的時(shí)間，而不會(huì)因新進(jìn)入的數(shù)據(jù)流而過(guò)早改變持足夠長(zhǎng)的時(shí)間，而不會(huì)因新進(jìn)入的數(shù)據(jù)流而過(guò)早改變COMBINATIONALLOGICRegi

4、stersOutputsNext stateCLKQDCurrent StateInputs時(shí)序邏輯電路設(shè)計(jì). 5時(shí)序邏輯電路設(shè)計(jì). 6時(shí)序邏輯電路設(shè)計(jì). 71.2 1.2 存儲(chǔ)單元的分類存儲(chǔ)單元的分類前臺(tái)存儲(chǔ)器和后臺(tái)存儲(chǔ)器前臺(tái)存儲(chǔ)器和后臺(tái)存儲(chǔ)器嵌入在邏輯中的存儲(chǔ)器嵌入在邏輯中的存儲(chǔ)器 / 大量的集中存儲(chǔ)內(nèi)核大量的集中存儲(chǔ)內(nèi)核靜態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器靜態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器 正反饋或再生原理正反饋或再生原理 / 在與在與MOS器件相關(guān)的寄生電容上暫時(shí)存儲(chǔ)器件相關(guān)的寄生電容上暫時(shí)存儲(chǔ)電荷電荷用于寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí)用于寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí) / 用于要求較高性能水平和用于要求較高性能水

5、平和采用周期時(shí)鐘控制的數(shù)據(jù)通路電路中采用周期時(shí)鐘控制的數(shù)據(jù)通路電路中鎖存器和寄存器鎖存器和寄存器電平敏感電平敏感/邊沿觸發(fā)邊沿觸發(fā)CLKCLKDDQQ靜態(tài)存儲(chǔ)器靜態(tài)存儲(chǔ)器只要接通電源，靜態(tài)存儲(chǔ)器就會(huì)一直保存存儲(chǔ)的狀態(tài)只要接通電源，靜態(tài)存儲(chǔ)器就會(huì)一直保存存儲(chǔ)的狀態(tài)用正反饋或再生原理構(gòu)成的，其電路拓?fù)浣Y(jié)構(gòu)有意識(shí)地把一個(gè)組用正反饋或再生原理構(gòu)成的，其電路拓?fù)浣Y(jié)構(gòu)有意識(shí)地把一個(gè)組合電路的輸出和輸入連在一起合電路的輸出和輸入連在一起當(dāng)寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí)最為有用當(dāng)寄存器在較長(zhǎng)時(shí)間內(nèi)不被更新時(shí)最為有用 ( (門控時(shí)鐘門控時(shí)鐘) )和動(dòng)態(tài)存儲(chǔ)器和動(dòng)態(tài)存儲(chǔ)器在寄生電容上存儲(chǔ)狀態(tài)在寄生電容上存儲(chǔ)狀態(tài)只存

6、儲(chǔ)很短的一段時(shí)間只存儲(chǔ)很短的一段時(shí)間 ( (毫秒毫秒) )要求周期性的刷新以彌補(bǔ)泄漏電荷要求周期性的刷新以彌補(bǔ)泄漏電荷比較簡(jiǎn)單，因而具有明顯的較高性能和較低的功耗比較簡(jiǎn)單，因而具有明顯的較高性能和較低的功耗時(shí)序邏輯電路設(shè)計(jì). 10InclkInOutPositiv e L a tchPositiv e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I nInclkInOutNegativ e L a tchNegativ e L a tchCLKCLKD DG GQ QOutOutstableOutfollows I n不同類型存儲(chǔ)元件的定義不同類型

7、存儲(chǔ)元件的定義一個(gè)邊沿觸發(fā)的存儲(chǔ)元件稱為一個(gè)邊沿觸發(fā)的存儲(chǔ)元件稱為寄存器寄存器鎖存器鎖存器是一個(gè)電平敏感的器件是一個(gè)電平敏感的器件由交叉耦合的門構(gòu)成的任何雙穩(wěn)態(tài)元件稱為由交叉耦合的門構(gòu)成的任何雙穩(wěn)態(tài)元件稱為觸發(fā)器觸發(fā)器(flip-flop)存儲(chǔ)單元的分類存儲(chǔ)單元的分類時(shí)序邏輯電路設(shè)計(jì). 112 2 靜態(tài)鎖存器和寄存器靜態(tài)鎖存器和寄存器雙穩(wěn)態(tài)原理雙穩(wěn)態(tài)原理多路開關(guān)型鎖存器多路開關(guān)型鎖存器主從邊沿觸發(fā)寄存器主從邊沿觸發(fā)寄存器低電壓靜態(tài)鎖存器低電壓靜態(tài)鎖存器靜態(tài)靜態(tài)SR觸發(fā)器用強(qiáng)信號(hào)直接寫數(shù)據(jù)觸發(fā)器用強(qiáng)信號(hào)直接寫數(shù)據(jù)時(shí)序邏輯電路設(shè)計(jì). 122.1 2.1 雙穩(wěn)態(tài)原理雙穩(wěn)態(tài)原理Vi1ACBVo2Vi1

8、=Vo2Vo1Vi2Vi2=Vo1Vi1Vo2Vo2 =Vi1Vo1 =Vi2交叉耦合的兩個(gè)反相器形成了雙穩(wěn)態(tài)電路交叉耦合的兩個(gè)反相器形成了雙穩(wěn)態(tài)電路(即一個(gè)電路具有即一個(gè)電路具有2個(gè)穩(wěn)定個(gè)穩(wěn)定狀態(tài)，每一個(gè)對(duì)應(yīng)一個(gè)邏輯狀態(tài)狀態(tài)，每一個(gè)對(duì)應(yīng)一個(gè)邏輯狀態(tài))。當(dāng)翻轉(zhuǎn)區(qū)中反相器的增益大于當(dāng)翻轉(zhuǎn)區(qū)中反相器的增益大于1時(shí)，時(shí)，只有只有A和和B是穩(wěn)定的工作點(diǎn)，而是穩(wěn)定的工作點(diǎn)，而C是是一個(gè)一個(gè)亞穩(wěn)態(tài)亞穩(wěn)態(tài)工作點(diǎn)。工作點(diǎn)。A. A. 兩個(gè)串聯(lián)的反相器兩個(gè)串聯(lián)的反相器B. B. 反相器的反相器的VTCVTC時(shí)序邏輯電路設(shè)計(jì). 13亞穩(wěn)態(tài)的概念亞穩(wěn)態(tài)的概念改變電路狀態(tài)的方法：改變電路狀態(tài)的方法：切斷反饋環(huán)路切斷反

9、饋環(huán)路 (見見7.2.2 多路開關(guān)型鎖存器多路開關(guān)型鎖存器)觸發(fā)強(qiáng)度超過(guò)反饋環(huán)觸發(fā)強(qiáng)度超過(guò)反饋環(huán)(實(shí)現(xiàn)靜態(tài)后臺(tái)存儲(chǔ)器的主要方法實(shí)現(xiàn)靜態(tài)后臺(tái)存儲(chǔ)器的主要方法)雙穩(wěn)態(tài)原理雙穩(wěn)態(tài)原理ACdBVi25 Vo1Vi15 Vo2ACdBVi25 Vo1Vi15 Vo2Vi1=Vo2Vi1=Vo2Vi2=Vo1Vi2=Vo1時(shí)序邏輯電路設(shè)計(jì). 142.2 2.2 多路開關(guān)型鎖存器多路開關(guān)型鎖存器負(fù)鎖存器負(fù)鎖存器當(dāng)當(dāng)CLK=0時(shí)采樣時(shí)采樣正鎖存器正鎖存器當(dāng)當(dāng)CLK=1時(shí)采樣時(shí)采樣CLK10DQ0CLK1DQInCLKQCLKQ InCLKQCLKQ 時(shí)序邏輯電路設(shè)計(jì). 15CLKCLKCLKDQ用傳輸門構(gòu)成正

10、鎖存器的晶體管級(jí)實(shí)現(xiàn)用傳輸門構(gòu)成正鎖存器的晶體管級(jí)實(shí)現(xiàn)(圖圖7.7)效率不高效率不高(它對(duì)于它對(duì)于CLK信號(hào)有信號(hào)有4個(gè)晶體管的負(fù)載個(gè)晶體管的負(fù)載)多路開關(guān)型多路開關(guān)型鎖存器鎖存器（1 ）尺寸設(shè)計(jì)容易）尺寸設(shè)計(jì)容易（2 ）晶體管數(shù)目多）晶體管數(shù)目多（時(shí)鐘負(fù)載因而功耗大）（時(shí)鐘負(fù)載因而功耗大）時(shí)序邏輯電路設(shè)計(jì). 16(a) (a) 電路圖電路圖 (b) (b) 不重疊時(shí)鐘不重疊時(shí)鐘CLKCLKCLKCLKQMQM僅有僅有NMOS傳輸管構(gòu)成多路開關(guān)的多路開關(guān)型傳輸管構(gòu)成多路開關(guān)的多路開關(guān)型NMOS鎖存器鎖存器(圖圖7.8)時(shí)鐘負(fù)載減少；但對(duì)噪聲容限和開關(guān)性能都會(huì)有影響時(shí)鐘負(fù)載減少；但對(duì)噪聲容限和開

11、關(guān)性能都會(huì)有影響多路開關(guān)型多路開關(guān)型鎖存器鎖存器（1 ）僅）僅NMOS 實(shí)現(xiàn)，電實(shí)現(xiàn)，電路簡(jiǎn)單，減少了時(shí)鐘負(fù)載路簡(jiǎn)單，減少了時(shí)鐘負(fù)載（2 ）有電壓閾值損失（影）有電壓閾值損失（影響噪聲容限和性能，可能響噪聲容限和性能，可能引起靜態(tài)功耗）引起靜態(tài)功耗）時(shí)序邏輯電路設(shè)計(jì). 172.3 2.3 主從邊沿觸發(fā)寄存器主從邊沿觸發(fā)寄存器思考：負(fù)沿觸發(fā)寄存器的實(shí)現(xiàn)思考：負(fù)沿觸發(fā)寄存器的實(shí)現(xiàn)10DCLKQMMaster01CLKQSlaveQMQDCLK圖圖7.9 7.9 基于主從結(jié)構(gòu)的正沿觸發(fā)寄存器基于主從結(jié)構(gòu)的正沿觸發(fā)寄存器CLK=0 采樣采樣 保持保持 CLK=01 保持保持 采樣采樣時(shí)序邏輯電路設(shè)計(jì).

12、 18圖圖7.10 7.10 利用多路開關(guān)構(gòu)成的主從型正沿觸發(fā)寄存器利用多路開關(guān)構(gòu)成的主從型正沿觸發(fā)寄存器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlaveclkclk主級(jí)主級(jí) 采樣采樣從級(jí)從級(jí) 保持保持主級(jí)主級(jí) 保持保持從級(jí)從級(jí) 采樣采樣電路中包含電路中包含反相器反相器I1和和I4的好處是什的好處是什么？么？主從邊沿觸主從邊沿觸發(fā)寄存器發(fā)寄存器時(shí)序邏輯電路設(shè)計(jì). 19多路開關(guān)型主從寄存器的時(shí)序特性多路開關(guān)型主從寄存器的時(shí)序特性建立時(shí)間：輸入數(shù)據(jù)建立時(shí)間：輸入數(shù)據(jù)D在時(shí)鐘上升沿之前必須有效的時(shí)間在時(shí)鐘上升沿之前必須有效的時(shí)間3 tpd_inv + tpd_tx輸入輸入

13、D D在時(shí)鐘上升沿之前必須傳播經(jīng)過(guò)在時(shí)鐘上升沿之前必須傳播經(jīng)過(guò)I1,T1,I3I1,T1,I3和和I2I2，這就保證，這就保證了在傳輸門了在傳輸門T2T2兩端的節(jié)點(diǎn)電壓值相等。否則，交叉耦合的一對(duì)反兩端的節(jié)點(diǎn)電壓值相等。否則，交叉耦合的一對(duì)反相器相器I3I3和和I2I2就可能停留在一個(gè)不正確的值上。就可能停留在一個(gè)不正確的值上。傳播延時(shí)：傳播延時(shí)：QM值傳播到輸出值傳播到輸出Q所需要的時(shí)間所需要的時(shí)間tc-q = tpd_inv + tpd_tx 由于在建立時(shí)間中已經(jīng)包括了由于在建立時(shí)間中已經(jīng)包括了I2I2的延時(shí)，的延時(shí)，I4I4的輸出在時(shí)鐘上升沿的輸出在時(shí)鐘上升沿之前已有效。因此傳播時(shí)間只是

14、通過(guò)之前已有效。因此傳播時(shí)間只是通過(guò)T3T3和和I6I6的延時(shí)的延時(shí)保持時(shí)間：在時(shí)鐘上升沿之后輸入必須保持穩(wěn)定的時(shí)間保持時(shí)間：在時(shí)鐘上升沿之后輸入必須保持穩(wěn)定的時(shí)間0當(dāng)時(shí)鐘高電平時(shí)，傳輸門當(dāng)時(shí)鐘高電平時(shí)，傳輸門T1T1關(guān)斷，由于關(guān)斷，由于D D輸入和輸入和CLKCLK在到達(dá)在到達(dá)T1T1之前之前都要經(jīng)過(guò)反相器，所以在時(shí)鐘為高電平之后的輸入上的任何變化都要經(jīng)過(guò)反相器，所以在時(shí)鐘為高電平之后的輸入上的任何變化都不會(huì)影響輸出，因此為都不會(huì)影響輸出，因此為0 0主從邊沿觸主從邊沿觸發(fā)寄存器發(fā)寄存器時(shí)序邏輯電路設(shè)計(jì). 20例例7.1 7.1 利用利用SPICESPICE進(jìn)行時(shí)序分析進(jìn)行時(shí)序分析DQQMC

15、LKI22T22 0.5Volts0.00.20.4time (n s e c )(a) Tsetup5 0.21 n s e c0.60.8100.51.01.52.02.53.0DQQMCLKI22T22 0.5Volts0.00.20.4time (n s e c )(b) Tsetup5 0.20 n s e c0.60.8100.51.01.52.02.53.0圖圖7.11 7.11 建立時(shí)間模擬建立時(shí)間模擬建立時(shí)間滿足要求建立時(shí)間滿足要求建立時(shí)間不滿足要求建立時(shí)間不滿足要求時(shí)序邏輯電路設(shè)計(jì). 21圖圖7.12 7.12 傳輸門寄存器的傳播延時(shí)模擬傳輸門寄存器的傳播延時(shí)模擬主從邊沿觸

16、主從邊沿觸發(fā)寄存器發(fā)寄存器時(shí)序邏輯電路設(shè)計(jì). 22減少了時(shí)鐘負(fù)載的靜態(tài)主從寄存器減少了時(shí)鐘負(fù)載的靜態(tài)主從寄存器傳輸門寄存器的缺點(diǎn)是時(shí)鐘信號(hào)的電容負(fù)載很大傳輸門寄存器的缺點(diǎn)是時(shí)鐘信號(hào)的電容負(fù)載很大以穩(wěn)定性為代價(jià)降低時(shí)鐘負(fù)載的一個(gè)方法是以穩(wěn)定性為代價(jià)降低時(shí)鐘負(fù)載的一個(gè)方法是使電路成為有比電路使電路成為有比電路T1的尺寸必須比的尺寸必須比I2更大，才能切換交叉耦合反相器的狀態(tài)更大，才能切換交叉耦合反相器的狀態(tài)為了避免反向傳導(dǎo)，為了避免反向傳導(dǎo)， I4必須比必須比I1弱弱DQT1I1CLKCLKT2CLKCLKI2I3I4主從邊沿觸主從邊沿觸發(fā)寄存器發(fā)寄存器時(shí)序邏輯電路設(shè)計(jì). 23非理想時(shí)鐘信號(hào)非理想

17、時(shí)鐘信號(hào)時(shí)鐘偏差時(shí)鐘偏差因?yàn)椴贾脙蓚€(gè)時(shí)鐘信號(hào)的因?yàn)椴贾脙蓚€(gè)時(shí)鐘信號(hào)的導(dǎo)線導(dǎo)線會(huì)有差別，或者會(huì)有差別，或者負(fù)載電容負(fù)載電容可以因存可以因存儲(chǔ)在所連接的鎖存器中的數(shù)據(jù)不同而變化。這一影響稱為儲(chǔ)在所連接的鎖存器中的數(shù)據(jù)不同而變化。這一影響稱為時(shí)鐘偏時(shí)鐘偏差（差（clock shew/jitter）時(shí)鐘偏差會(huì)造成兩個(gè)時(shí)鐘信號(hào)的重疊時(shí)鐘偏差會(huì)造成兩個(gè)時(shí)鐘信號(hào)的重疊理想時(shí)鐘信號(hào)理想時(shí)鐘信號(hào) 非理想時(shí)鐘信號(hào)非理想時(shí)鐘信號(hào)CLKCLKCLKCLK時(shí)序邏輯電路設(shè)計(jì). 24時(shí)鐘重疊可以引起兩種類型的錯(cuò)誤時(shí)鐘重疊可以引起兩種類型的錯(cuò)誤競(jìng)爭(zhēng)情況競(jìng)爭(zhēng)情況：由于：由于CLK和和CLK在一個(gè)很短的時(shí)間內(nèi)都為高電平，在一個(gè)很

18、短的時(shí)間內(nèi)都為高電平，兩個(gè)采樣傳輸管都導(dǎo)通，因此在兩個(gè)采樣傳輸管都導(dǎo)通，因此在D和和Q之間有直接通路之間有直接通路不確定狀態(tài)：不確定狀態(tài)：由于由于CLK和和CLK都為高電平，那么節(jié)點(diǎn)都為高電平，那么節(jié)點(diǎn)A同時(shí)被同時(shí)被D和和B驅(qū)動(dòng)驅(qū)動(dòng)CLKCLKAB(a) 電路圖電路圖XDQCLKCLKCLKCLK圖圖7.15 7.15 僅用僅用NMOSNMOS傳輸管的主從寄存器傳輸管的主從寄存器(b) 一對(duì)時(shí)鐘重疊一對(duì)時(shí)鐘重疊非理想非理想時(shí)鐘信號(hào)時(shí)鐘信號(hào)時(shí)序邏輯電路設(shè)計(jì). 25解決方案：解決方案：采用兩相不重疊時(shí)鐘，并保持兩相時(shí)鐘之間的不重疊時(shí)間足夠長(zhǎng)采用兩相不重疊時(shí)鐘，并保持兩相時(shí)鐘之間的不重疊時(shí)間足夠長(zhǎng)P

19、HI2PHI1主級(jí)主級(jí) 采樣采樣從級(jí)從級(jí) 保持保持主級(jí)主級(jí) 保持保持從級(jí)從級(jí) 采樣采樣動(dòng)態(tài)存儲(chǔ)動(dòng)態(tài)存儲(chǔ)tnon_overlapPHI1PHI1AB(a)電路圖電路圖XDQPHI2PHI2圖圖7.16 7.16 偽靜態(tài)兩相位偽靜態(tài)兩相位D D寄存器寄存器(b)(b)兩相不兩相不重疊時(shí)鐘重疊時(shí)鐘非理想非理想時(shí)鐘信號(hào)時(shí)鐘信號(hào)時(shí)序邏輯電路設(shè)計(jì). 262.4 2.4 低電壓靜態(tài)鎖存器低電壓靜態(tài)鎖存器降低到低電源電壓時(shí)要求使用閾值減小的器件，然而這會(huì)產(chǎn)生顯著亞閾值漏降低到低電源電壓時(shí)要求使用閾值減小的器件，然而這會(huì)產(chǎn)生顯著亞閾值漏電功耗的負(fù)面影響電功耗的負(fù)面影響為了克服在寄存器閑置期間高漏電的問題，使用多

20、閾值器件為了克服在寄存器閑置期間高漏電的問題，使用多閾值器件圖圖7.18 7.18 采用多閾值采用多閾值CMOSCMOS解決漏電問題解決漏電問題時(shí)序邏輯電路設(shè)計(jì). 272.5 2.5 靜態(tài)靜態(tài)SRSR觸發(fā)器觸發(fā)器用強(qiáng)信號(hào)直接寫數(shù)據(jù)用強(qiáng)信號(hào)直接寫數(shù)據(jù)采用采用NOR門的門的SR觸發(fā)器觸發(fā)器采用采用NAND門的門的SR觸發(fā)器觸發(fā)器(a)(a)電路圖電路圖 (b)(b)邏輯符號(hào)邏輯符號(hào) (c)(c)真值表真值表Forbidden StateSSRQQQQRSQQ00Q101001010110RQSQRQ時(shí)序邏輯電路設(shè)計(jì). 28時(shí)鐘控制時(shí)鐘控制SRSR鎖存器鎖存器包括一對(duì)交叉耦合的反相器，加上包括一對(duì)交

21、叉耦合的反相器，加上4個(gè)額外的晶體管來(lái)驅(qū)動(dòng)觸發(fā)個(gè)額外的晶體管來(lái)驅(qū)動(dòng)觸發(fā)器從一種狀態(tài)轉(zhuǎn)變到另一種狀態(tài)，并實(shí)現(xiàn)同步器從一種狀態(tài)轉(zhuǎn)變到另一種狀態(tài)，并實(shí)現(xiàn)同步圖圖7.21 7.21 有比有比CMOS SRCMOS SR鎖存器鎖存器110 0onoffoff onoff on 01 onoffoffon on on off offM1SRclkclkQM2M3M4M5M6M7M80 10 1Q靜態(tài)靜態(tài)SRSR觸發(fā)器觸發(fā)器時(shí)序邏輯電路設(shè)計(jì). 29例例7.2 7.2 時(shí)鐘控制時(shí)鐘控制SRSR鎖存器的晶體管尺寸鎖存器的晶體管尺寸（.25um.25um）4.03.53.0W/L5 and 62.52.00.00

22、.51.01.52.0Q (Volts)time (ns)0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2012W = 1m3VoltsQSW = 0.9mW = 0.8mW = 0.7mW = 0.6mW = 0.5mA. DCA. DC輸出電壓和下拉輸出電壓和下拉器件尺寸器件尺寸M M5-65-6的關(guān)系的關(guān)系B. B. 瞬態(tài)響應(yīng)表明瞬態(tài)響應(yīng)表明M M5 5和和M M6 6各自的各自的W/LW/L比應(yīng)大于比應(yīng)大于3 3以切換以切換SRSR觸發(fā)器觸發(fā)器時(shí)序邏輯電路設(shè)計(jì). 30時(shí)序邏輯電路設(shè)計(jì). 313 3 動(dòng)態(tài)鎖存器和寄存器動(dòng)態(tài)鎖存器和寄存器靜態(tài)電路靜態(tài)電路只要電源電

23、壓加在該電路上，它所保存的值就一直有效只要電源電壓加在該電路上，它所保存的值就一直有效缺點(diǎn)是它比較復(fù)雜缺點(diǎn)是它比較復(fù)雜動(dòng)態(tài)電路動(dòng)態(tài)電路將電荷暫時(shí)存儲(chǔ)在寄生電容上將電荷暫時(shí)存儲(chǔ)在寄生電容上為了保證信號(hào)的完整性，需要周期性地刷新該值為了保證信號(hào)的完整性，需要周期性地刷新該值DCLKCLKQCLKCLKCLKDQ時(shí)序邏輯電路設(shè)計(jì). 323.1 3.1 動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器T1T2I1I2QQMDC1C2clkclkclkclk clkclk主級(jí)主級(jí) 采樣采樣從級(jí)從級(jí) 保持保持 主級(jí)主級(jí) 保持保持從級(jí)從級(jí) 采樣采樣主級(jí)主級(jí)從級(jí)從級(jí)tsu =thold =tc-q =tpd_

24、tx02 tpd_inv + tpd_tx建立時(shí)間：節(jié)點(diǎn)建立時(shí)間：節(jié)點(diǎn)A A采樣采樣D D輸入所需的時(shí)間輸入所需的時(shí)間傳播延時(shí)：兩個(gè)反相器延時(shí)傳播延時(shí)：兩個(gè)反相器延時(shí)+ +傳輸門傳輸門T2T2延時(shí)延時(shí)維持時(shí)間：因傳輸門在時(shí)鐘邊沿關(guān)斷，則近似維持時(shí)間：因傳輸門在時(shí)鐘邊沿關(guān)斷，則近似0 0A AB B時(shí)序邏輯電路設(shè)計(jì). 33重疊時(shí)鐘的影響重疊時(shí)鐘的影響T1T2I1I2QQMDC1C2clkclkclkclk clkclk0-0 重疊重疊競(jìng)爭(zhēng)的限制條件競(jìng)爭(zhēng)的限制條件 toverlap0-0 tT1 +tI1 + Tt2( B點(diǎn)不應(yīng)被新采用數(shù)據(jù)破壞）點(diǎn)不應(yīng)被新采用數(shù)據(jù)破壞）1-1 重疊重疊競(jìng)爭(zhēng)的限制條

25、件競(jìng)爭(zhēng)的限制條件 toverlap1-1 thold（原有的輸入數(shù)據(jù)（原有的輸入數(shù)據(jù)D 應(yīng)滿足維持時(shí)間要求）應(yīng)滿足維持時(shí)間要求）動(dòng)態(tài)傳輸門邊動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器沿觸發(fā)寄存器A AB B時(shí)序邏輯電路設(shè)計(jì). 34動(dòng)態(tài)傳輸門邊動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器沿觸發(fā)寄存器偽靜態(tài)的動(dòng)態(tài)鎖存器偽靜態(tài)的動(dòng)態(tài)鎖存器在穩(wěn)定性方面的考慮限制了動(dòng)態(tài)在穩(wěn)定性方面的考慮限制了動(dòng)態(tài)FF電路的應(yīng)用電路的應(yīng)用高阻抗的內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)易受噪聲源的干擾高阻抗的內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)易受噪聲源的干擾漏電電流，影響了低功耗（例如停止時(shí)鐘以節(jié)省功耗）技術(shù)漏電電流，影響了低功耗（例如停止時(shí)鐘以節(jié)省功耗）技術(shù)內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)并不跟蹤電源電壓的變化，其結(jié)果是降低

26、了噪聲容內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)并不跟蹤電源電壓的變化，其結(jié)果是降低了噪聲容限限一個(gè)簡(jiǎn)單的解決方案是增加一個(gè)弱的反饋反相器使電路成為偽靜態(tài)一個(gè)簡(jiǎn)單的解決方案是增加一個(gè)弱的反饋反相器使電路成為偽靜態(tài)Dclkclk這會(huì)增加抗噪聲能力，但會(huì)增加延時(shí)這會(huì)增加抗噪聲能力，但會(huì)增加延時(shí)除高性能數(shù)據(jù)通路外，一般均應(yīng)使寄存器成為偽靜態(tài)的或靜態(tài)的除高性能數(shù)據(jù)通路外，一般均應(yīng)使寄存器成為偽靜態(tài)的或靜態(tài)的時(shí)序邏輯電路設(shè)計(jì). 353.2 C3.2 C2 2MOSMOS（時(shí)鐘控制（時(shí)鐘控制CMOSCMOS）：）：一種對(duì)時(shí)鐘偏差不敏感的方法一種對(duì)時(shí)鐘偏差不敏感的方法clk clk clkclkQMC1C2QDM1M3M4M2M6M8

27、M7M5MasterSlave clkclk主級(jí)主級(jí) 采樣采樣從級(jí)從級(jí) 保持保持主級(jí)主級(jí) 保持保持從級(jí)從級(jí) 采樣采樣ononoffoffononoffoff時(shí)序邏輯電路設(shè)計(jì). 36C C2 2MOSMOS觸發(fā)器觸發(fā)器0-00-0覆蓋的情況覆蓋的情況只要時(shí)鐘邊沿的上升和下降時(shí)間足夠小，具有只要時(shí)鐘邊沿的上升和下降時(shí)間足夠小，具有CLK和和!CLK時(shí)鐘控制時(shí)鐘控制的這一的這一C2MOS寄存器對(duì)時(shí)鐘的重疊是不敏感的寄存器對(duì)時(shí)鐘的重疊是不敏感的00QMC1C2QDM1M4M2M6M8M5 clkclk clkclk時(shí)序邏輯電路設(shè)計(jì). 37C C2 2MOSMOS觸發(fā)器觸發(fā)器1-11-1覆蓋的情況覆蓋的

28、情況11QMC1C2QDM1M2M6M5 clkclkM3M7 clkclk1-1 重疊重疊 約束：約束： toverlap1-1 thold時(shí)序邏輯電路設(shè)計(jì). 38C C2 2MOS MOS 的瞬態(tài)特性的瞬態(tài)特性X(3)Q(3)Q(0.1)Time (nsec)Voltsclk(0.1)clk(3)X(0.1)圖圖7.28 時(shí)鐘上升時(shí)鐘上升/下降時(shí)間為下降時(shí)間為0.1ns和和3ns時(shí)時(shí)C2MOS FF的瞬態(tài)響應(yīng)，假設(shè)的瞬態(tài)響應(yīng)，假設(shè)In=1時(shí)序邏輯電路設(shè)計(jì). 39雙邊沿寄存器雙邊沿寄存器它由它由兩個(gè)并行的主從邊沿觸發(fā)寄存器兩個(gè)并行的主從邊沿觸發(fā)寄存器組成組成，寄存器的輸出用三態(tài)驅(qū)動(dòng)器實(shí)，寄存

29、器的輸出用三態(tài)驅(qū)動(dòng)器實(shí)現(xiàn)二選一現(xiàn)二選一CLK=1：上面的主級(jí)采樣，從級(jí)保持上面的主級(jí)采樣，從級(jí)保持下面的主級(jí)保持，從級(jí)采樣下面的主級(jí)保持，從級(jí)采樣CLK=0：上面的主級(jí)保持，從級(jí)采樣上面的主級(jí)保持，從級(jí)采樣下面的主級(jí)采樣，從級(jí)保持下面的主級(jí)采樣，從級(jí)保持優(yōu)點(diǎn)：需要較低的時(shí)鐘頻率優(yōu)點(diǎn)：需要較低的時(shí)鐘頻率(原來(lái)頻率的原來(lái)頻率的1/2)來(lái)完成同樣功能的數(shù)據(jù)來(lái)完成同樣功能的數(shù)據(jù)處理量，節(jié)省了時(shí)鐘分布網(wǎng)絡(luò)中的功耗處理量，節(jié)省了時(shí)鐘分布網(wǎng)絡(luò)中的功耗時(shí)序邏輯電路設(shè)計(jì). 403.3 3.3 真單相鐘控寄存器真單相鐘控寄存器(TSPCR)(TSPCR)clkclkInQ正鎖存器正鎖存器負(fù)鎖存器負(fù)鎖存器clkcl

30、kInQ當(dāng)當(dāng)clk = 1時(shí)，保持模式時(shí)，保持模式當(dāng)當(dāng)clk = 0時(shí)，采樣模式時(shí)，采樣模式當(dāng)當(dāng)clk = 1時(shí)，采樣模式時(shí)，采樣模式當(dāng)當(dāng)clk = 0時(shí)，保持模式時(shí)，保持模式時(shí)序邏輯電路設(shè)計(jì). 41例例7.3 7.3 鎖存器嵌入邏輯對(duì)電路性能的影響鎖存器嵌入邏輯對(duì)電路性能的影響clkclkInQPUNPDNclkclkAQBBA分析：建立時(shí)間的增加一般要小于一個(gè)分析：建立時(shí)間的增加一般要小于一個(gè)AND門的延時(shí)門的延時(shí)時(shí)序邏輯電路設(shè)計(jì). 42簡(jiǎn)化的簡(jiǎn)化的TSPCTSPC鎖存器鎖存器( (交叉輸出交叉輸出TSPCR)TSPCR)clkInQ正鎖存器正鎖存器負(fù)鎖存器負(fù)鎖存器當(dāng)當(dāng)clk = 1時(shí)，采

31、樣時(shí)，采樣當(dāng)當(dāng)clk = 0時(shí)，保持時(shí)，保持clkInQ當(dāng)當(dāng)clk = 1時(shí)，保持時(shí)，保持當(dāng)當(dāng)clk = 0時(shí)，采樣時(shí)，采樣AA當(dāng)當(dāng)In = 0時(shí)時(shí), A = VDD - VTn當(dāng)當(dāng)In = 1時(shí)時(shí), A = | VTp |優(yōu)點(diǎn)：減少了一個(gè)時(shí)鐘控制管，同時(shí)也減少了時(shí)鐘負(fù)載。優(yōu)點(diǎn)：減少了一個(gè)時(shí)鐘控制管，同時(shí)也減少了時(shí)鐘負(fù)載。缺點(diǎn)：內(nèi)部節(jié)點(diǎn)電平不是全擺幅。缺點(diǎn)：內(nèi)部節(jié)點(diǎn)電平不是全擺幅。時(shí)序邏輯電路設(shè)計(jì). 43clk主級(jí)主級(jí) 保持保持從級(jí)從級(jí) 采樣采樣主級(jí)主級(jí) 采樣采樣從級(jí)從級(jí) 保持保持TSPCTSPC正沿正沿觸發(fā)鎖存器觸發(fā)鎖存器clkDclkQclkclkXYM1M2M3M6M5M4M7M8M9o

32、noffonoff D D（1 ）由正電平）由正電平Latch 和負(fù)電平和負(fù)電平Latch （主從（主從Latch）級(jí)連直接構(gòu)成）級(jí)連直接構(gòu)成（2 ）由）由TSPC Latch + 動(dòng)態(tài)電路構(gòu)成動(dòng)態(tài)電路構(gòu)成時(shí)序邏輯電路設(shè)計(jì). 44時(shí)序邏輯電路設(shè)計(jì). 45例例7.4 TSPC7.4 TSPC的晶體管尺寸問題的晶體管尺寸問題012300.20.40.60.81Time (nsec)VoltsclkQorigQmod晶體管尺寸晶體管尺寸初始寬度初始寬度 M4, M5 = 0.5 m M7, M8 = 2 m修改后的寬度修改后的寬度 M4, M5 = 1 m M7, M8 = 1 mQmodQorig

33、時(shí)序邏輯電路設(shè)計(jì). 46時(shí)序邏輯電路設(shè)計(jì). 475 5 流水線：優(yōu)化時(shí)序電路的一種方法流水線：優(yōu)化時(shí)序電路的一種方法REGREGREGlogaCLKCLKCLKOutbREGREGREGlogaCLKCLKCLKREGCLKREGCLKOutb流水線是一項(xiàng)提高資源利用率的技術(shù)，它增加了電路的數(shù)據(jù)處理量流水線是一項(xiàng)提高資源利用率的技術(shù)，它增加了電路的數(shù)據(jù)處理量時(shí)序邏輯電路設(shè)計(jì). 485.1 5.1 鎖存型流水線與寄存型流水線鎖存型流水線與寄存型流水線FGCLKCLKInOutC1C2CLKC3CLKCLKCompute Fcompute G時(shí)序邏輯電路設(shè)計(jì). 495.2 NORA-CMOS5.2

34、 NORA-CMOS：流水線結(jié)構(gòu)的一種邏輯形式：流水線結(jié)構(gòu)的一種邏輯形式clk clk clkclkC1C2OutFGclk clkC3只要鎖存器之間的所有邏輯功能塊只要鎖存器之間的所有邏輯功能塊F(用靜態(tài)邏輯實(shí)現(xiàn)用靜態(tài)邏輯實(shí)現(xiàn))不是反相的不是反相的，C2MOS的流水線電路即是無(wú)競(jìng)爭(zhēng)的的流水線電路即是無(wú)競(jìng)爭(zhēng)的時(shí)序邏輯電路設(shè)計(jì). 500-0重疊區(qū)的競(jìng)爭(zhēng)情況重疊區(qū)的競(jìng)爭(zhēng)情況1-1重疊區(qū)的競(jìng)爭(zhēng)情況重疊區(qū)的競(jìng)爭(zhēng)情況類似分析類似分析clk clk clkclk0時(shí)序邏輯電路設(shè)計(jì). 51NORA-CMOSNORA-CMOS模塊的例子模塊的例子VDDVDDPDNIn1In2In3VDDPUNOutVDDOutVDDPDNIn1In2In3VDDIn4In4VDD(a)-module(b)-moduleCombinational logicLatch時(shí)序邏輯電路設(shè)計(jì). 526 6 非雙穩(wěn)時(shí)序電路非雙穩(wěn)時(shí)序電路6.1 6.1 施密特觸發(fā)器施密特觸發(fā)器重要特性：重要特性：對(duì)于一個(gè)變化很慢的輸入波形，在輸出端有一個(gè)快速翻轉(zhuǎn)的響應(yīng)對(duì)于一個(gè)變化很慢的輸入波形，在輸出端有一個(gè)快速翻轉(zhuǎn)的響應(yīng)該器件的電壓傳輸特性表明對(duì)正向和負(fù)向變化的輸入信號(hào)有不同的該器件的電壓傳輸特性表明對(duì)正向和負(fù)向變化的輸入信號(hào)有不同的開關(guān)閾值開關(guān)閾值VinVoutVOHVOL