集成電路第二章課件

1、第二章第二章 集成電路制作工藝集成電路制作工藝北京工業(yè)大學(xué)電控學(xué)院耿淑琴12.1 2.1 集成電路加工的基本操作集成電路加工的基本操作2.1.1 形成某種材料的薄膜形成某種材料的薄膜2.1.2 在各種薄膜材料上形成需要的圖形在各種薄膜材料上形成需要的圖形2.1.3 通過摻雜改變材料的電阻率或雜質(zhì)類型通過摻雜改變材料的電阻率或雜質(zhì)類型22.1.1 形成某種材料的薄膜v膜：膜：二氧化硅（二氧化硅（SiO2）、多晶硅、氮化硅、）、多晶硅、氮化硅、v 金屬硅化物、金屬薄膜金屬硅化物、金屬薄膜v方法：方法：v化學(xué)汽相淀積化學(xué)汽相淀積（Chemical Vapor Deposition-CVD）v物理汽相

2、淀積物理汽相淀積（Physical Vapor Deposition-CVD）v高溫?zé)嵫趸ǜ邷責(zé)嵫趸ǎㄑ鯕庥赏獠克腿敕磻?yīng)室）生成（氧氣由外部送入反應(yīng)室）生成SIO2要消耗襯底上的硅。要消耗襯底上的硅。22SiO O Si高溫342.1.1 形成某種材料的薄膜v淀積方法薄膜均勻覆蓋在硅片上；淀積方法薄膜均勻覆蓋在硅片上；v氧化方法可以實(shí)現(xiàn)局部氧化方法可以實(shí)現(xiàn)局部SIO2膜。膜。52.1.2在薄膜上形成圖形在薄膜上形成圖形v光刻和刻蝕光刻和刻蝕甩膠甩膠曝光（亮區(qū)曝光（亮區(qū) 和和 暗區(qū)）暗區(qū)）顯影顯影刻蝕（濕法刻蝕和干法刻蝕）刻蝕（濕法刻蝕和干法刻蝕）去膠去膠62.1.2在薄膜上形成圖形在薄膜上

3、形成圖形v光刻和刻蝕光刻和刻蝕(光刻是決定特征尺寸的關(guān)鍵工藝光刻是決定特征尺寸的關(guān)鍵工藝-不斷實(shí)現(xiàn)更小的線條圖形不斷實(shí)現(xiàn)更小的線條圖形)甩膠：正膠和負(fù)膠甩膠：正膠和負(fù)膠（高分辨率都采用正膠）（高分辨率都采用正膠）曝光：亮區(qū)曝光：亮區(qū) 和和 暗區(qū)暗區(qū)顯影顯影刻蝕：濕法刻蝕和干法刻蝕刻蝕：濕法刻蝕和干法刻蝕（現(xiàn)（現(xiàn)IC都采用干法刻蝕）都采用干法刻蝕）去膠去膠7光刻和刻蝕（負(fù)膠）原理光刻和刻蝕（負(fù)膠）原理892.1.3 摻雜改變電阻率或雜質(zhì)類型摻雜改變電阻率或雜質(zhì)類型摻雜原理摻雜原理10硅的共價(jià)鍵硅的共價(jià)鍵11金剛石結(jié)構(gòu)金剛石結(jié)構(gòu)12硅晶格的二維表示硅晶格的二維表示13摻磷摻磷14摻硼摻硼未電離未電

4、離15摻硼摻硼電離電離16多子與少子多子與少子vn0 p0 = ni217摻雜電阻率或雜質(zhì)類型摻雜電阻率或雜質(zhì)類型v襯底通過擴(kuò)散或離子注入改變材料的電阻率，襯底通過擴(kuò)散或離子注入改變材料的電阻率，或改變局部的雜質(zhì)類型，形成或改變局部的雜質(zhì)類型，形成pn結(jié)結(jié)v集成電路中主要是通過離子注入進(jìn)行摻雜集成電路中主要是通過離子注入進(jìn)行摻雜(doping)常溫注入常溫注入離子注入需要退火離子注入需要退火v集成電路中摻雜工藝用于改變材料電阻集成電路中摻雜工藝用于改變材料電阻182.1.3 摻雜改變電阻率或雜質(zhì)類型摻雜改變電阻率或雜質(zhì)類型v總之，總之，IC通過通過形成薄膜、形成圖形、摻雜形成薄膜、形成圖形、摻

5、雜這這樣一些基本工序多次加工制成的樣一些基本工序多次加工制成的192.2 2.2 典型的典型的CMOSCMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝vCMOSComplementary MOS由由NMOS和和PMOS組成組成202.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類1.MOS晶體管的結(jié)構(gòu)晶體管的結(jié)構(gòu)v溝道長度溝道長度L和溝道寬和溝道寬度度W（若忽略場氧化層在有源區(qū)（若忽略場氧化層在有源區(qū)邊緣形成的鳥嘴，也是有源區(qū)的寬邊緣形成的鳥嘴，也是有源區(qū)的寬度，）度，）v柵極柵極G、源極、源極S和漏和漏極極D和體端襯底和體端襯底BMOSFET平面圖212.2.1 MOS2.2.1 MOS晶

6、體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類v縱深方向：縱深方向：柵電柵電極極(一般是高摻雜的多晶硅一般是高摻雜的多晶硅) 、柵絕緣層?xùn)沤^緣層(一般是二氧一般是二氧化 硅 ）化 硅 ）和半導(dǎo)體硅和半導(dǎo)體硅襯底襯底v水平方向（有源水平方向（有源區(qū)區(qū)）：）：源區(qū)、溝源區(qū)、溝道區(qū)和漏區(qū)，溝道區(qū)和漏區(qū)，溝道區(qū)和硅襯底相道區(qū)和硅襯底相通通(也叫體區(qū)也叫體區(qū)Bulk body) MOSFET剖面圖剖面圖222.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類v柵極通過柵極通過SIO2與與其他區(qū)隔離，其他區(qū)隔離，絕絕緣柵場效應(yīng)晶體緣柵場效應(yīng)晶體管。管。v柵氧化層厚度柵氧化層厚度tox,源漏區(qū)與襯底

7、形源漏區(qū)與襯底形成的成的PN結(jié)深結(jié)深xj。 MOSFET剖面圖剖面圖23溝道長度溝道長度L應(yīng)是源、應(yīng)是源、漏區(qū)和襯底形成的冶漏區(qū)和襯底形成的冶金結(jié)之間的距離，與金結(jié)之間的距離，與版圖上多晶硅的柵長版圖上多晶硅的柵長不同。源、漏區(qū)的雜不同。源、漏區(qū)的雜質(zhì)有橫向擴(kuò)散長度質(zhì)有橫向擴(kuò)散長度LD ，實(shí)際的溝道長度實(shí)際的溝道長度為：為：L = LG - 2LDLD近似為近似為0.8xj。忽略忽略了多晶硅柵圖形的加工誤差，了多晶硅柵圖形的加工誤差，假設(shè)假設(shè)LG和版圖設(shè)計(jì)的柵長一和版圖設(shè)計(jì)的柵長一樣。樣。 24MOS晶體管的實(shí)際溝道寬度晶體管的實(shí)際溝道寬度v 考慮場區(qū)氧化時(shí)場氧化層在有源區(qū)考慮場區(qū)氧化時(shí)場氧化

8、層在有源區(qū)(WA)邊緣形成的邊緣形成的鳥嘴鳥嘴（bird beak）(WD)，實(shí)際的溝道寬度為，實(shí)際的溝道寬度為vW = WA 2WD鳥嘴鳥嘴252.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類2. MOS晶體管的分類晶體管的分類vNMOS晶體管：晶體管：p型硅襯底上的型硅襯底上的n+源漏區(qū)，工源漏區(qū)，工作時(shí)在柵極下方的作時(shí)在柵極下方的p型硅襯底的表面上形成型硅襯底的表面上形成n型導(dǎo)電溝道型導(dǎo)電溝道vPMOS晶體管：晶體管：n型硅襯底上的型硅襯底上的p +源漏區(qū)，源漏區(qū)，工作時(shí)在工作時(shí)在n型硅襯底上的表面形成型硅襯底上的表面形成p型導(dǎo)電溝型導(dǎo)電溝道道262 2、MOS晶

9、體管的分類晶體管的分類 NMOS：增強(qiáng)型：增強(qiáng)型 VTN0 耗盡型耗盡型 VTN0PMOS：增強(qiáng)型：增強(qiáng)型 VTP0 27N溝增強(qiáng)型溝增強(qiáng)型28N溝耗盡型溝耗盡型29P溝增強(qiáng)型溝增強(qiáng)型30P溝耗盡型溝耗盡型31四種四種MOS晶體管的符號與結(jié)構(gòu)晶體管的符號與結(jié)構(gòu)323.增強(qiáng)型增強(qiáng)型NMOS工作原理工作原理vVGSVT0，溝溝道區(qū)半導(dǎo)體表面道區(qū)半導(dǎo)體表面達(dá)到強(qiáng)反型達(dá)到強(qiáng)反型，即，即源漏極連通。源漏極連通。v當(dāng)當(dāng)VDS0且較小且較小時(shí)時(shí),形成漏極指形成漏極指向源極的橫向電向源極的橫向電場，電子從場，電子從S到到D極。極。反型層相反型層相當(dāng)于線性電阻，當(dāng)于線性電阻，電流隨漏電壓增電流隨漏電壓增大而線性

10、增大。大而線性增大。增強(qiáng)型增強(qiáng)型NMOS電流電流-電壓特性電壓特性33耗盡區(qū)2.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型增強(qiáng)型NMOS工作原理工作原理v隨著隨著VDS增大，增大，從源到漏沿從源到漏沿溝道方向的電位差加大，溝道方向的電位差加大，溝道和襯底之間的反向偏溝道和襯底之間的反向偏壓逐漸加大，使耗盡層壓逐漸加大，使耗盡層電電荷荷逐漸增加，而反型層電逐漸增加，而反型層電荷逐漸減少。荷逐漸減少。增強(qiáng)型增強(qiáng)型NMOS電流電流-電壓特性電壓特性342.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型增強(qiáng)型NMOS工作工作原理原理v

11、VDS=VGS-VT,漏端反漏端反型層電荷為型層電荷為0，溝，溝道夾斷。道夾斷。增強(qiáng)型增強(qiáng)型NMOS電流電流-電壓特性電壓特性352.2.1 MOS2.2.1 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類3.增強(qiáng)型增強(qiáng)型NMOS工作原理工作原理vVDSVGS-VT，夾斷區(qū)向源夾斷區(qū)向源端移動，在夾斷點(diǎn)和漏區(qū)端移動，在夾斷點(diǎn)和漏區(qū)之間形成耗盡區(qū)之間形成耗盡區(qū)（夾斷區(qū)）（夾斷區(qū)）。v溝道夾斷后，運(yùn)動到夾斷溝道夾斷后，運(yùn)動到夾斷點(diǎn)的載流子被夾斷區(qū)的強(qiáng)點(diǎn)的載流子被夾斷區(qū)的強(qiáng)電場直接拉到漏極。電場直接拉到漏極。v源端到夾斷點(diǎn)的電壓保持源端到夾斷點(diǎn)的電壓保持為為VGS-VT,故電流保持恒定，故電流保持恒定，

12、即飽和區(qū)特性。即飽和區(qū)特性。增強(qiáng)型增強(qiáng)型NMOS電流電流-電壓特性電壓特性36四種四種MOS晶體管的晶體管的輸入特性曲線輸入特性曲線37由以上分析由以上分析,可以得到可以得到MOSFET兩個(gè)重要特性曲線：兩個(gè)重要特性曲線：lMOS管的轉(zhuǎn)移特性曲線管的轉(zhuǎn)移特性曲線 lMOS管的管的I-V特性曲線（輸出特性曲線）特性曲線（輸出特性曲線）體現(xiàn)VGS對ID 大小的控制：記作：ID=F (VGS) VDS=常數(shù)VT：開啟電壓，當(dāng)VGSVT時(shí)，方有電流體現(xiàn)VDS對MOS管電流的 控制作用382.2.1 MOS 2.2.1 MOS 晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類vMOSFET 是電壓控制元件是電壓控制

13、元件v(MOS是金屬是金屬-氧化物氧化物-半導(dǎo)體場效應(yīng)晶體管半導(dǎo)體場效應(yīng)晶體管Mental Oxide-Semiconductor Field Effect Transistor- MOSFET )vMOSFET基本特性基本特性 由柵壓對電路元件進(jìn)行控制由柵壓對電路元件進(jìn)行控制,降低了功耗降低了功耗vMOSFET自然隔離，提高了集成度自然隔離，提高了集成度 較較TTL更適合作成更適合作成 LSI 和和 VLSI 39 用用 MOSFET (MOSMOSFET (MOS場效應(yīng)晶體管場效應(yīng)晶體管) )，幾乎，幾乎可實(shí)現(xiàn)可實(shí)現(xiàn) MOSIC MOSIC 中所需的全部電路元件中所需的全部電路元件： u非

14、線性電阻非線性電阻uMOS 電容電容u作為有源驅(qū)動元件作為有源驅(qū)動元件u用傳輸門的形式構(gòu)成：門控結(jié)構(gòu)用傳輸門的形式構(gòu)成：門控結(jié)構(gòu)u利用柵電容能存儲電荷的效應(yīng)，構(gòu)成簡單的動態(tài)電利用柵電容能存儲電荷的效應(yīng)，構(gòu)成簡單的動態(tài)電路，可制作高集成度的動態(tài)存儲器路，可制作高集成度的動態(tài)存儲器u利用浮柵結(jié)構(gòu)，制作可改寫的利用浮柵結(jié)構(gòu)，制作可改寫的“只讀存儲器只讀存儲器”，EPROM40MOS結(jié)構(gòu)特點(diǎn)結(jié)構(gòu)特點(diǎn) 結(jié)構(gòu)簡單面積小結(jié)構(gòu)簡單面積小高輸入阻抗高輸入阻抗D、S對稱性結(jié)構(gòu)，便于連線對稱性結(jié)構(gòu)，便于連線有效工作區(qū)集中在半導(dǎo)體表面，有效工作區(qū)集中在半導(dǎo)體表面， 并與襯底隔離并與襯底隔離41 MOS晶體管工作的三維

15、能帶圖分析晶體管工作的三維能帶圖分析VGS= 0 溝道區(qū)半導(dǎo)體處于溝道區(qū)半導(dǎo)體處于平帶平帶VGS= 0 兩個(gè)兩個(gè)N+ 區(qū)與溝道區(qū)（區(qū)與溝道區(qū)（P型硅）形成型硅）形成PN結(jié)自建場結(jié)自建場 即有即有“PN結(jié)勢壘結(jié)勢壘”，但無電，但無電流流42VGS0 VDS=0形成縱向電場（X方向），P型硅襯底表面向下彎曲，形成溝道。但從S到D 費(fèi)米能級保持水平，故仍沒有電流。VGS0 / VDS0 在方向縱向電場作用下，形成溝道，在方向發(fā)生傾斜，形成電場，電子從S向D運(yùn)動從而形成電流，記為ID。 432.2.2 MOS2.2.2 MOS晶體管的結(jié)構(gòu)和分類晶體管的結(jié)構(gòu)和分類vCMOS工藝要解決在一塊襯底上同時(shí)制作

16、工藝要解決在一塊襯底上同時(shí)制作NMOS和和PMOSv現(xiàn)在，現(xiàn)在，CMOS集成電路大多采用集成電路大多采用P襯底襯底n阱工阱工藝，即藝，即NMOS直接做在直接做在P襯底上，襯底上，PMOS做在做在n阱中。阱中。44N阱阱CMOS反相器版圖反相器版圖452.2.2.1襯底選擇襯底選擇v晶向硅片晶向硅片（界面態(tài)密度低，遷移率高，缺陷少，有利（界面態(tài)密度低，遷移率高，缺陷少，有利于提高器件性能）于提高器件性能）v電阻率電阻率1050cmv700m厚厚v還可以采用外延硅片還可以采用外延硅片46 n阱阱 CMOS 結(jié)構(gòu)和工藝流程結(jié)構(gòu)和工藝流程 以以n阱阱 CMOS 為例來歸納：為例來歸納：CMOS IC

17、實(shí)際加工需經(jīng)過實(shí)際加工需經(jīng)過 幾十甚至上百道工序，其主要工藝如下：幾十甚至上百道工序，其主要工藝如下： 1、襯底硅片的選擇（晶向、襯底硅片的選擇（晶向100（界面態(tài)密度低，遷移率高，缺陷少，有利于提高器件性能）（界面態(tài)密度低，遷移率高，缺陷少，有利于提高器件性能）厚厚700m m、電阻率、電阻率10 50.cm） 2、制作、制作n阱阱 3、場區(qū)氧化（有源區(qū)以外的、場區(qū)氧化（有源區(qū)以外的“統(tǒng)稱統(tǒng)稱”，此區(qū)易形成寄生溝道），此區(qū)易形成寄生溝道） 4、制作硅柵、制作硅柵 5、形成源、漏區(qū)、形成源、漏區(qū) 6、形成金屬互連線、形成金屬互連線 47氧化層生長氧化層生長光刻光刻1，刻刻N(yùn)阱掩膜版阱掩膜版氧化

18、層氧化層首先對原始硅片熱氧化，形成初始首先對原始硅片熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。氧化層作為阱區(qū)注入的掩蔽層。48曝光曝光光刻光刻1，刻刻N(yùn)阱掩膜版阱掩膜版光刻膠光刻膠掩膜版掩膜版49氧化層的刻蝕氧化層的刻蝕光刻光刻1，刻刻N(yùn)阱掩膜版阱掩膜版50N阱注入阱注入光刻光刻1，刻刻N(yùn)阱掩膜版阱掩膜版磷 P51形成形成N阱阱N阱阱阱推進(jìn)注磷后進(jìn)行高溫退注磷后進(jìn)行高溫退火火阱區(qū)推進(jìn)阱區(qū)推進(jìn)52氮化硅的刻蝕氮化硅的刻蝕光刻光刻2，刻有源區(qū)掩膜版，刻有源區(qū)掩膜版二氧化硅二氧化硅掩膜版掩膜版N阱阱MOS晶體管之間通過厚氧化層隔離。先在硅片上生長一層晶體管之間通過厚氧化層隔離。先在硅片上生長一層S

19、IO2減少硅和氮化硅之減少硅和氮化硅之間的應(yīng)力。而后淀積氮化硅作為場區(qū)氧化的掩蔽膜。因?yàn)檠鹾退ㄟ^氮化硅層的間的應(yīng)力。而后淀積氮化硅作為場區(qū)氧化的掩蔽膜。因?yàn)檠鹾退ㄟ^氮化硅層的擴(kuò)散速度極慢，有效組織氧到達(dá)硅面，且氮化硅的氧化速度極慢只有硅的氧化速度擴(kuò)散速度極慢，有效組織氧到達(dá)硅面，且氮化硅的氧化速度極慢只有硅的氧化速度的的1/25。通過光刻和刻蝕去掉。通過光刻和刻蝕去掉場區(qū)的氮化硅和場區(qū)的氮化硅和SIO2。 53場氧的生長場氧的生長光刻光刻2，刻有源區(qū)掩膜版，刻有源區(qū)掩膜版二氧化硅二氧化硅氮化硅氮化硅掩膜版掩膜版N阱阱LOCOS工藝：有源區(qū)有氮化硅和工藝：有源區(qū)有氮化硅和SIO2的保護(hù)，

20、故對場區(qū)進(jìn)行熱氧化形成的保護(hù)，故對場區(qū)進(jìn)行熱氧化形成SIO2。會。會消耗硅片上的一部分硅，一部分向上延伸。氧會通過氮化硅的邊緣向有源區(qū)侵蝕，消耗硅片上的一部分硅，一部分向上延伸。氧會通過氮化硅的邊緣向有源區(qū)侵蝕，形成鳥嘴。在緩沖氧化層上再增加一薄層多晶硅作緩沖，可減小鳥嘴。實(shí)際中先對形成鳥嘴。在緩沖氧化層上再增加一薄層多晶硅作緩沖，可減小鳥嘴。實(shí)際中先對場區(qū)進(jìn)行注入硼提高場區(qū)進(jìn)行注入硼提高P襯底的表面摻雜度，防止形成寄生溝道。因?yàn)榻饘倬€、場氧襯底的表面摻雜度，防止形成寄生溝道。因?yàn)榻饘倬€、場氧化層、化層、P襯底也是一個(gè)襯底也是一個(gè)MOS結(jié)構(gòu)。場區(qū)注入可提高場區(qū)表面反型的閾值電壓，正常結(jié)構(gòu)。場區(qū)

21、注入可提高場區(qū)表面反型的閾值電壓，正常工作電壓下不會形成反型或溝道。工作電壓下不會形成反型或溝道。 54去除氮化硅去除氮化硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版FOXN阱阱場區(qū)氧化后，要去掉硅片上的氮化硅和緩沖氧化層。場區(qū)氧化后，要去掉硅片上的氮化硅和緩沖氧化層。55重新生長二氧化硅（柵氧）重新生長二氧化硅（柵氧）光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版柵氧柵氧N阱阱重新生長柵氧化層，其厚度和質(zhì)量將對重新生長柵氧化層，其厚度和質(zhì)量將對MOS晶體管性能有重要影響。晶體管性能有重要影響。56生長多晶硅生長多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版N阱阱用化學(xué)汽相淀積用化學(xué)汽相淀積CV

22、D工藝淀積多晶硅，它是柵極也可以作為一部分導(dǎo)線，工藝淀積多晶硅，它是柵極也可以作為一部分導(dǎo)線，必須是良導(dǎo)體，一般通過注磷或砷使多晶硅方塊電阻降到必須是良導(dǎo)體，一般通過注磷或砷使多晶硅方塊電阻降到20-40/。通過光刻和刻蝕形成多晶硅柵的圖形。通過光刻和刻蝕形成多晶硅柵的圖形。57刻蝕多晶硅刻蝕多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版掩膜版掩膜版N阱阱通過光刻和刻蝕形成多晶硅柵的圖形。通過光刻和刻蝕形成多晶硅柵的圖形。58刻蝕多晶硅刻蝕多晶硅光刻光刻3，刻多晶硅掩膜版，刻多晶硅掩膜版多晶硅多晶硅N阱阱59p+離子注入離子注入光刻光刻4，刻，刻P+離子注入離子注入掩膜版掩膜版掩膜版掩膜版硼

23、硼 BN阱阱在硅柵形成后，在整個(gè)硅片上淀積一薄層在硅柵形成后，在整個(gè)硅片上淀積一薄層SIO2作為源、漏區(qū)注入的緩沖層。作為源、漏區(qū)注入的緩沖層。用正膠刻出用正膠刻出P+區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注硼，形成區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注硼，形成PMOS的源、漏的源、漏區(qū)和區(qū)和p型襯底的歐姆接觸區(qū)。型襯底的歐姆接觸區(qū)。60n+離子注入離子注入光刻光刻5，刻，刻N(yùn)+離子注入離子注入掩膜版掩膜版磷磷 PN阱阱用負(fù)膠刻出用負(fù)膠刻出N+區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注砷或磷，形成區(qū)，其他區(qū)域用光刻膠保護(hù)，然后注砷或磷，形成NMOS的源、漏的源、漏區(qū)和區(qū)和n阱的引出區(qū)。阱的引出區(qū)。61生長磷硅玻璃生長

24、磷硅玻璃PSGPSGN阱阱為了保護(hù)集成電路芯片不受外界玷污，在做好互聯(lián)線以后，在整個(gè)芯片為了保護(hù)集成電路芯片不受外界玷污，在做好互聯(lián)線以后，在整個(gè)芯片上覆蓋一層鈍化膜（磷硅玻璃或氮化硅）上覆蓋一層鈍化膜（磷硅玻璃或氮化硅）62光刻接觸孔光刻接觸孔光刻光刻6，刻接觸孔刻接觸孔掩膜版掩膜版P+N+N阱阱通過光刻把集成電路芯片的引出端壓點(diǎn)暴露出來，以便芯片在封裝時(shí)使通過光刻把集成電路芯片的引出端壓點(diǎn)暴露出來，以便芯片在封裝時(shí)使芯片上的壓點(diǎn)和管殼相應(yīng)管腳連接起來。芯片上的壓點(diǎn)和管殼相應(yīng)管腳連接起來。63刻鋁刻鋁光刻光刻7，刻刻Al掩膜版掩膜版AlN阱阱在整個(gè)硅片上淀積金屬層，如鋁或銅，在引線孔處金屬直

25、接和有源區(qū)或在整個(gè)硅片上淀積金屬層，如鋁或銅，在引線孔處金屬直接和有源區(qū)或多晶硅接觸，無引線處金屬通過厚的氧化層和下面絕緣。多晶硅接觸，無引線處金屬通過厚的氧化層和下面絕緣。64刻鋁刻鋁VDDVoVSSN阱阱最后通過光刻形成需要的金屬互聯(lián)線圖形。最后通過光刻形成需要的金屬互聯(lián)線圖形。65光刻光刻8，刻壓焊孔刻壓焊孔掩膜版掩膜版鈍化層鈍化層N阱阱6667N阱阱CMOS工藝流程演示工藝流程演示68初始氧化初始氧化69光刻，刻光刻，刻N(yùn)阱阱70N阱形成阱形成N阱阱71Si3N4淀積淀積P-Si SUBN阱阱72光刻，刻有源區(qū)，場區(qū)硼離子注光刻，刻有源區(qū)，場區(qū)硼離子注入入N阱阱73場氧場氧N阱阱74柵

26、氧化，開啟電壓調(diào)整柵氧化，開啟電壓調(diào)整N阱阱75多晶硅淀積多晶硅淀積多晶硅多晶硅柵氧化層?xùn)叛趸瘜覰阱阱76光刻，刻光刻，刻N(yùn)MOS管硅柵，管硅柵，磷磷離子注入形成離子注入形成NMOS管管N阱阱77光刻，刻光刻，刻PMOS管硅柵，管硅柵，硼離子注入形成硼離子注入形成PMOS管管N阱阱78磷硅玻璃淀積磷硅玻璃淀積N阱阱79蒸鋁、光刻，刻鋁、蒸鋁、光刻，刻鋁、N阱阱VoVinVSSVDDP-SUB硼注入硼注入磷注入磷注入磷硅玻璃磷硅玻璃80AlSiO281后續(xù)工作后續(xù)工作v設(shè)計(jì)（設(shè)計(jì)（design -fabless）v生產(chǎn)生產(chǎn) （manufacturing -fab）v封裝封裝 （package）v

27、測試測試 （testing）82Bonding TechniquesLead FrameSubstrateDiePadWire Bonding83Tape-Automated Bonding (TAB)(a) Polymer Tape with imprinted (b) Die attachment using solder bumps.wiring pattern.SubstrateDieSolder BumpFilm + PatternSprocketholePolymer filmLeadframeTestpads84聚合膜焊錫突出物Flip-Chip BondingSolder bu

28、mpsSubstrateDieInterconnectlayers85焊錫隆起物 印模Package-to-Board Interconnect(a) Through-Hole Mounting(b) Surface Mount86Package Types87Multi-Chip Modules882.2.3 體硅體硅CMOS中的閂鎖效應(yīng)中的閂鎖效應(yīng)v寄生晶體管寄生晶體管縱向寄生縱向寄生n阱中的阱中的PMOS與襯底與襯底橫向寄生橫向寄生-NMOS與襯底、與襯底、n阱阱v一旦發(fā)生閂鎖效應(yīng)可以永久破壞集成電路一旦發(fā)生閂鎖效應(yīng)可以永久破壞集成電路89N阱剖面圖阱剖面圖90寄生雙極晶體管實(shí)際位置寄生

29、雙極晶體管實(shí)際位置Q1 Q3是是pnp型寄生型寄生 Q2 Q4是是npn型寄生型寄生91寄生雙極晶體管的等效電路寄生雙極晶體管的等效電路vVout VDD+0.7vVout 192發(fā)發(fā)生生閂閂鎖鎖效效應(yīng)應(yīng)后后的的I-V特特性性93誘發(fā)閂鎖效應(yīng)的幾個(gè)因素：誘發(fā)閂鎖效應(yīng)的幾個(gè)因素：（1）電壓信號過沖或其他原因，使寄生雙極）電壓信號過沖或其他原因，使寄生雙極 管的發(fā)射極正偏；管的發(fā)射極正偏；（2）回路電壓大于臨界觸發(fā)電壓）回路電壓大于臨界觸發(fā)電壓Vc；（3）回路電流超過維持電流）回路電流超過維持電流Ih； 總之總之根本原因是根本原因是：縱向寄生：縱向寄生npn管與橫向管與橫向 寄生寄生 pnp管的電

30、流增益乘積大于管的電流增益乘積大于1，形成正反，形成正反 饋，即：饋，即：1 1 2 21 94閂鎖效應(yīng)的預(yù)防措施閂鎖效應(yīng)的預(yù)防措施v減小寄生電阻減小寄生電阻RW和和Rs（減小寄生雙極晶體管發(fā)射結(jié)的正向（減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓，防止偏壓，防止Q1和和Q2導(dǎo)通）導(dǎo)通）適當(dāng)增大襯底和阱區(qū)的摻雜濃度適當(dāng)增大襯底和阱區(qū)的摻雜濃度合理安排襯底和阱區(qū)的接觸孔合理安排襯底和阱區(qū)的接觸孔v降低寄生雙極晶體管的電流增益降低寄生雙極晶體管的電流增益增大基極寬度增大基極寬度-阱深阱深增大增大NMOS和和PMOS的距離的距離95閂鎖效應(yīng)的預(yù)防措施閂鎖效應(yīng)的預(yù)防措施v襯底加反向偏壓襯底加反向偏壓-有負(fù)面影響

31、有負(fù)面影響v加保護(hù)環(huán)加保護(hù)環(huán)NMOS周圍加接地的周圍加接地的p+保護(hù)環(huán)保護(hù)環(huán)PMOS周圍加接周圍加接VDD的的n+保護(hù)環(huán)保護(hù)環(huán)96有保護(hù)環(huán)的有保護(hù)環(huán)的n阱阱CMOS97閂鎖效應(yīng)的預(yù)防措施閂鎖效應(yīng)的預(yù)防措施v采用外延襯底采用外延襯底收集收集PNP晶體管的集電極電流晶體管的集電極電流98閂鎖效應(yīng)的預(yù)防措施閂鎖效應(yīng)的預(yù)防措施v采用采用SOI CMOS技術(shù)技術(shù)絕緣襯底絕緣襯底CMOSv有源區(qū)完全由二氧化硅包圍，切斷縱、橫寄有源區(qū)完全由二氧化硅包圍，切斷縱、橫寄生雙極晶體管。生雙極晶體管。99SOI CMOS100防止閂鎖效應(yīng)方法防止閂鎖效應(yīng)方法l合理設(shè)計(jì)版圖，防止過壓和輻射，不使合理設(shè)計(jì)版圖，防止過壓

32、和輻射，不使EB結(jié)有結(jié)有 注入。注入。l 減小減小pnp和和npn放大系數(shù)放大系數(shù)(增加阱深及漏源區(qū)與增加阱深及漏源區(qū)與P 阱的距離阱的距離)。l合理布局電源接觸孔和地線接觸孔數(shù)目，加粗合理布局電源接觸孔和地線接觸孔數(shù)目，加粗 電源線和地線電源線和地線,增加保護(hù)環(huán)。增加保護(hù)環(huán)。l 減小寄生電阻減小寄生電阻Rs和和 Rw。 1013、CMOS IC 寄生電容寄生電容寄生電容寄生電容無論是鋁還是多晶硅，下面均有二氧化硅與無論是鋁還是多晶硅，下面均有二氧化硅與 襯底隔離，存在襯底隔離，存在連線對襯底連線對襯底的寄生電容。由于在不同區(qū)域的寄生電容。由于在不同區(qū)域 絕緣層厚度不同，其寄生電容大小也不相同

33、。絕緣層厚度不同，其寄生電容大小也不相同。上述五種寄生電容，均按平行板電容近似估計(jì)。上述五種寄生電容，均按平行板電容近似估計(jì)。102WLX/Coxox0VoxXl連線與襯底間的寄生電容：連線與襯底間的寄生電容： 其中：其中：為連線下面的氧化層厚度；若是線間縱向耦合為連線下面的氧化層厚度；若是線間縱向耦合電容，則是兩層連線之間的氧化層厚度。電容，則是兩層連線之間的氧化層厚度。W-連線寬度連線寬度 L-連線長度連線長度 是真空電容是真空電容率率 是二氧化硅的相對介電常數(shù)是二氧化硅的相對介電常數(shù)l線間橫向耦合電容：線間橫向耦合電容： vccc1L1scoxo其中：其中：S 為兩相鄰連線之間的間距。為

34、兩相鄰連線之間的間距。 H-金屬層厚度金屬層厚度-金屬線長金屬線長l可用下式近似估算連線總的寄生電容：可用下式近似估算連線總的寄生電容：k k經(jīng)驗(yàn)修正系數(shù)經(jīng)驗(yàn)修正系數(shù)103 WL=WHL =R 1寄生電阻（連線）寄生電阻（連線）其中：其中： 為連線材料的電阻率為連線材料的電阻率 為單位面積薄層電為單位面積薄層電阻又稱方塊電阻為線寬為線厚度為線長。阻又稱方塊電阻為線寬為線厚度為線長。 寄生電感（連線）寄生電感（連線） 單位長度電感單位長度電感 近似估算：近似估算：910*4XWW8X2lnL（H/cm） 其中：其中：X=Xox+XSi XSi為硅襯底的厚度為硅襯底的厚度 Xox為兩層連線之間的二

35、氧化硅厚度為兩層連線之間的二氧化硅厚度由于連線電感的存在，其連線產(chǎn)生的壓降會使信號損失，由于連線電感的存在，其連線產(chǎn)生的壓降會使信號損失，將會影響電路性能將會影響電路性能2.2.4 CMOS2.2.4 CMOS版圖設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則v集成電路的制作過程等價(jià)于一個(gè)圖形轉(zhuǎn)移的集成電路的制作過程等價(jià)于一個(gè)圖形轉(zhuǎn)移的過程過程-將版圖轉(zhuǎn)移至硅片上將版圖轉(zhuǎn)移至硅片上在轉(zhuǎn)移過程中可能出錯，影響成品率和可靠性在轉(zhuǎn)移過程中可能出錯，影響成品率和可靠性版圖本身也可能有錯版圖本身也可能有錯版圖設(shè)計(jì)也要考慮轉(zhuǎn)移的方便性版圖設(shè)計(jì)也要考慮轉(zhuǎn)移的方便性105版圖設(shè)計(jì)規(guī)則的三種尺寸版圖設(shè)計(jì)規(guī)則的三種尺寸v各圖層的最小尺寸即

36、最小線寬各圖層的最小尺寸即最小線寬v同一層次圖形之間的最小間距同一層次圖形之間的最小間距v不同層次圖形之間的對準(zhǔn)容差即套刻間距不同層次圖形之間的對準(zhǔn)容差即套刻間距v版圖設(shè)計(jì)規(guī)則是在成品率與集成密度作選擇版圖設(shè)計(jì)規(guī)則是在成品率與集成密度作選擇v常用常用MOS晶體管的柵長來標(biāo)志工藝水平晶體管的柵長來標(biāo)志工藝水平0.18um工藝即柵長為工藝即柵長為0.18um106版圖設(shè)計(jì)規(guī)則的兩種形式版圖設(shè)計(jì)規(guī)則的兩種形式v微米規(guī)則微米規(guī)則直接以微米為單位標(biāo)注各個(gè)尺寸直接以微米為單位標(biāo)注各個(gè)尺寸通用性差通用性差v規(guī)則規(guī)則為工藝中能實(shí)現(xiàn)的最小尺寸，一般為套刻間距為工藝中能實(shí)現(xiàn)的最小尺寸，一般為套刻間距通用性強(qiáng)，適于

37、通用性強(qiáng)，適于CMOS等比例縮小的規(guī)律等比例縮小的規(guī)律在深亞微米不適用在深亞微米不適用v兩種規(guī)則見兩種規(guī)則見p30 表表2.2-3和和2.2-4107違背設(shè)計(jì)規(guī)則的結(jié)果108CMOS Process LayersLayerPolysiliconMetal1Metal2Contact To PolyContact To DiffusionViaWell (p,n)Active Area (n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect (p+,n+)Green109擴(kuò)散品紅阱區(qū)注入框Layers in

38、 0.25 mm CMOS process110Intra-Layer Design RulesMetal2431090 WellActive33Polysilicon22Different PotentialSame PotentialMetal1332Contactor ViaSelect2or62Hole111Transistor Layout1253Transistor112Vias and Contacts121ViaMetal toPoly ContactMetal toActive Contact1254322113Select Layer133222WellSubstrateS

39、elect35114CMOS Inverter LayoutAAnp-substrateFieldOxidep+n+InOutGNDVDD(a) Layout(b) Cross-Section along A-AAA115Layout Editor116Design Rule Checkerpoly_not_fet to all_diff minimum spacing = 0.14 um.1172.3 2.3 深亞微米深亞微米CMOSCMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝vLg 0.25 m 稱為深亞微米稱為深亞微米v短溝道效應(yīng)短溝道效應(yīng)襯底源、漏區(qū)非常接近，容易造成耗盡層貫通，襯底源、漏區(qū)非常接近，

40、容易造成耗盡層貫通，使漏電流從體硅襯底內(nèi)流通，導(dǎo)致晶體管失去開使漏電流從體硅襯底內(nèi)流通，導(dǎo)致晶體管失去開關(guān)電流的控制功能。關(guān)電流的控制功能。118先進(jìn)的深亞微米先進(jìn)的深亞微米CMOS剖面圖剖面圖1192.3.1 淺溝槽隔離淺溝槽隔離v常規(guī)常規(guī)LOCOS（LOCal Oxidation of Silicon硅的局部氧化硅的局部氧化方法，方法，）在芯片表面會形成較）在芯片表面會形成較大臺階大臺階v“鳥嘴鳥嘴”使有源區(qū)面積減小使有源區(qū)面積減小v厚的場氧化物占用面積厚的場氧化物占用面積v高溫氧化形成厚氧化層時(shí)造成硅片損傷高溫氧化形成厚氧化層時(shí)造成硅片損傷120淺溝槽隔離淺溝槽隔離300-500nm30

41、0-500nm深的深的淺溝槽隔離淺溝槽隔離：CVD淀積淀積（采用采用化學(xué)汽相化學(xué)汽相淀積淀積SiO2，可實(shí)現(xiàn)集成，可實(shí)現(xiàn)集成度高、面積小、溝槽隔離側(cè)面陡直不度高、面積小、溝槽隔離側(cè)面陡直不會會形成形成“鳥嘴鳥嘴”）。）。v溝槽隔離的氧化物是用溝槽隔離的氧化物是用CVD淀積方法制備，淀積方法制備，避免了高溫?zé)釗p傷。避免了高溫?zé)釗p傷。121生長薄生長薄SiO2并淀積氮化硅并淀積氮化硅122光刻、刻蝕（光刻、刻蝕（RIE）形成溝槽）形成溝槽光刻去掉場區(qū)的氮化硅和緩沖氧化層，用反應(yīng)離子刻蝕（光刻去掉場區(qū)的氮化硅和緩沖氧化層，用反應(yīng)離子刻蝕（RIE）在場區(qū)形成淺的溝）在場區(qū)形成淺的溝槽（約槽（約3005

42、00nm）123場區(qū)注入、淀積二氧化硅場區(qū)注入、淀積二氧化硅場區(qū)注入后，用場區(qū)注入后，用CVD化學(xué)汽相淀積化學(xué)汽相淀積SIO2而不是熱氧化。而不是熱氧化。124化學(xué)機(jī)械拋光化學(xué)機(jī)械拋光用化學(xué)機(jī)械拋光（用化學(xué)機(jī)械拋光（CMP）去掉表面的氧化層，使硅片表面平整化。）去掉表面的氧化層，使硅片表面平整化。1252.3.2 外延雙阱工藝外延雙阱工藝v常規(guī)單阱常規(guī)單阱CMOS工藝，阱區(qū)濃度較高。工藝，阱區(qū)濃度較高。較大的襯偏系數(shù)較大的襯偏系數(shù)v影響閾值電壓影響閾值電壓增加寄生電容增加寄生電容v外延雙阱工藝：外延雙阱工藝：v選擇低阻選擇低阻P型硅襯底，在上面生長高阻外延層；型硅襯底，在上面生長高阻外延層；

43、在外延層上分別做在外延層上分別做 p阱阱 和和 n阱；阱； 在在 p阱阱 和和 n阱之間，用開溝槽填充阱之間，用開溝槽填充 sio2 進(jìn)行隔離，進(jìn)行隔離， 可防止寄生閂鎖效應(yīng)；可防止寄生閂鎖效應(yīng)； 可采用雙層布線?？刹捎秒p層布線。126阱形成阱形成127柵氧化、多晶硅淀積柵氧化、多晶硅淀積128柵形成柵形成129源、漏區(qū)注入源、漏區(qū)注入130柵側(cè)墻保護(hù)柵側(cè)墻保護(hù)131形成硅化物形成硅化物1322.3.3溝道區(qū)逆向摻雜和環(huán)繞摻雜溝道區(qū)逆向摻雜和環(huán)繞摻雜v0.1um長的溝道，其中的雜質(zhì)原子數(shù)只有幾長的溝道，其中的雜質(zhì)原子數(shù)只有幾百個(gè)。百個(gè)。v雜質(zhì)數(shù)量的隨機(jī)漲落將導(dǎo)致閾值電壓的離散雜質(zhì)數(shù)量的隨機(jī)漲落

44、將導(dǎo)致閾值電壓的離散v溝道區(qū)的（溝道區(qū)的（表面區(qū)域）表面區(qū)域）是低摻雜或不摻雜是低摻雜或不摻雜v擬制短溝道效應(yīng)防止穿通（主要在體內(nèi)），擬制短溝道效應(yīng)防止穿通（主要在體內(nèi)），需提高體內(nèi)（需提高體內(nèi)（次表面區(qū)域次表面區(qū)域）襯底摻雜濃度）襯底摻雜濃度v逆向摻雜是在逆向摻雜是在溝道區(qū)垂直方向形成非均勻摻溝道區(qū)垂直方向形成非均勻摻雜，叫縱向溝道工程。雜，叫縱向溝道工程。133逆向摻雜逆向摻雜對溝道長度在對溝道長度在 0.1m 左右的深亞微米和納米尺寸的左右的深亞微米和納米尺寸的MOS器件，器件，要求：要求： 溝道區(qū)的（溝道區(qū)的（表面區(qū)域）表面區(qū)域）是低摻雜；是低摻雜； 而（而（次表面區(qū)域次表面區(qū)域）適當(dāng)

45、提高）適當(dāng)提高摻雜濃度。摻雜濃度。134Delta溝道技術(shù)溝道技術(shù)CMOS（先進(jìn)工藝）中（先進(jìn)工藝）中p阱和阱和n阱阱分別進(jìn)行優(yōu)化逆向摻雜。分別進(jìn)行優(yōu)化逆向摻雜。在淺溝槽隔離工藝完成后，用在淺溝槽隔離工藝完成后，用300keV的能量注硼，在的能量注硼，在p阱下部阱下部形成高摻雜層；形成高摻雜層；同時(shí)，用同時(shí)，用10keV的能量注的能量注BF2,在在溝道表面形成高摻雜層。表面注溝道表面形成高摻雜層。表面注入形成的摻雜層叫入形成的摻雜層叫delta層。層。（ delta 溝道技術(shù)）溝道技術(shù)）進(jìn)行外延生長，在表面高摻雜層進(jìn)行外延生長，在表面高摻雜層上面形成一層未摻雜的硅外延層，上面形成一層未摻雜的硅

46、外延層，這層外延層上形成柵電極。這層外延層上形成柵電極。135Halo摻雜結(jié)構(gòu)（環(huán)繞摻雜）摻雜結(jié)構(gòu)（環(huán)繞摻雜）橫向溝道工程橫向溝道工程是形成水平方向的非均勻摻雜，主要采用環(huán)繞摻雜是形成水平方向的非均勻摻雜，主要采用環(huán)繞摻雜（halo和和pocket）結(jié)構(gòu)。）結(jié)構(gòu)。環(huán)繞摻雜環(huán)繞摻雜是在溝道兩端的源、漏區(qū)旁形是在溝道兩端的源、漏區(qū)旁形成局部襯底的高摻雜區(qū)。高摻雜區(qū)抑制了源、漏成局部襯底的高摻雜區(qū)。高摻雜區(qū)抑制了源、漏pn結(jié)耗盡層的擴(kuò)結(jié)耗盡層的擴(kuò)展，可有效防止漏電場穿透，減小短溝道效應(yīng)。另水平方向的非展，可有效防止漏電場穿透，減小短溝道效應(yīng)。另水平方向的非均勻摻雜可調(diào)節(jié)溝道區(qū)的電勢和電場分布，實(shí)現(xiàn)載

47、流子速度過沖，均勻摻雜可調(diào)節(jié)溝道區(qū)的電勢和電場分布，實(shí)現(xiàn)載流子速度過沖，提高器件的驅(qū)動電流和抗熱載流子效應(yīng)的能力。提高器件的驅(qū)動電流和抗熱載流子效應(yīng)的能力。136Pocket結(jié)構(gòu)（環(huán)繞摻雜）結(jié)構(gòu)（環(huán)繞摻雜）水平方向不同區(qū)域雜質(zhì)濃度的相對大小水平方向不同區(qū)域雜質(zhì)濃度的相對大小1372.3.4 n+、p+兩種類型的硅柵兩種類型的硅柵v柵電極材料會影響閾值電壓柵電極材料會影響閾值電壓vCMOS電路特性應(yīng)對稱，電路特性應(yīng)對稱，NMOS和和PMOS的的閾值電壓的絕對值應(yīng)相等閾值電壓的絕對值應(yīng)相等vNMOS用用n+硅柵硅柵vPMOS用用p+硅柵硅柵1382.3.5 源、漏延伸區(qū)源、漏延伸區(qū)SDE（Sour

48、ce-Drain Extension）SDE在溝道兩端形成的淺結(jié)有利于抑制短溝道效應(yīng)。使源、漏區(qū)在溝道兩端形成的淺結(jié)有利于抑制短溝道效應(yīng)。使源、漏區(qū)的結(jié)深不必減小太多，有利于減小源、漏的串聯(lián)電阻。的結(jié)深不必減小太多，有利于減小源、漏的串聯(lián)電阻。用先進(jìn)的等離子浸摻雜或別的方式注入形成淺的源、漏區(qū)。再在用先進(jìn)的等離子浸摻雜或別的方式注入形成淺的源、漏區(qū)。再在柵極的兩側(cè)形成側(cè)墻，再進(jìn)行常規(guī)的源、漏區(qū)注入。柵極的兩側(cè)形成側(cè)墻，再進(jìn)行常規(guī)的源、漏區(qū)注入。為避免過大的為避免過大的SDE串聯(lián)電阻，結(jié)深一般為串聯(lián)電阻，結(jié)深一般為40nm左右。增大左右。增大SDE區(qū)雜質(zhì)分布有區(qū)雜質(zhì)分布有利于改善器件性能。對于一

49、定的利于改善器件性能。對于一定的SDE深度，增大其摻雜濃度就增加了雜質(zhì)分布深度，增大其摻雜濃度就增加了雜質(zhì)分布的陡度。的陡度。1392.3.6 硅化物自對準(zhǔn)結(jié)構(gòu)硅化物自對準(zhǔn)結(jié)構(gòu)v減小柵串聯(lián)電阻減小柵串聯(lián)電阻v減小源、漏區(qū)寄生電阻減小源、漏區(qū)寄生電阻vSalicide-Self Aligned Silicide（自對準(zhǔn)結(jié)構(gòu)）（自對準(zhǔn)結(jié)構(gòu)）v在做好的在做好的MOS晶體管的柵、源和漏區(qū)后，在柵極兩晶體管的柵、源和漏區(qū)后，在柵極兩側(cè)形成氧化硅或氮化硅側(cè)墻，側(cè)形成氧化硅或氮化硅側(cè)墻，淀積難熔金屬淀積難熔金屬ti鈦鎢鈦鎢或鈷等，與硅反應(yīng)形成硅化物，硅化物同時(shí)生長在或鈷等，與硅反應(yīng)形成硅化物，硅化物同時(shí)生長

50、在柵電極上和暴露的源、漏區(qū)上，柵和源、漏區(qū)的硅柵電極上和暴露的源、漏區(qū)上，柵和源、漏區(qū)的硅化物由側(cè)墻隔離，故是自對準(zhǔn)?；镉蓚?cè)墻隔離，故是自對準(zhǔn)。由于硅化物電阻很由于硅化物電阻很小，相當(dāng)于并聯(lián)一小電阻，使多晶硅線和源、漏區(qū)小，相當(dāng)于并聯(lián)一小電阻，使多晶硅線和源、漏區(qū)電阻、源漏區(qū)引出線孔的接觸電阻極大減小。電阻、源漏區(qū)引出線孔的接觸電阻極大減小。140Salicide結(jié)構(gòu)減小源、漏區(qū)串聯(lián)電阻結(jié)構(gòu)減小源、漏區(qū)串聯(lián)電阻1412.3.7銅互連銅互連v隨著尺寸的縮小，器件的速度提高，而互連隨著尺寸的縮小，器件的速度提高，而互連線的速度卻在下降。線的速度卻在下降。v集成度的提高，使互連線層數(shù)增加，成本和集

51、成度的提高，使互連線層數(shù)增加，成本和可靠性下降?？煽啃韵陆?。v銅的電阻率比鋁低銅的電阻率比鋁低40%v銅互連工藝需解決的問題銅互連工藝需解決的問題銅容易擴(kuò)散進(jìn)入硅體內(nèi)銅容易擴(kuò)散進(jìn)入硅體內(nèi)銅會污染加工設(shè)備銅會污染加工設(shè)備銅不能用常規(guī)的淀積方法和干法刻蝕加工銅不能用常規(guī)的淀積方法和干法刻蝕加工142“鑲嵌鑲嵌”（大馬士革（大馬士革damascene）工藝工藝v刻槽刻槽v淀積鉭或氮化鉭淀積鉭或氮化鉭-增加電學(xué)接觸的可靠性增加電學(xué)接觸的可靠性vPVD銅薄層銅薄層-籽晶層籽晶層v電鍍銅電鍍銅vCMP-Chemical Mechanical Polishingv淀積氮化硅淀積氮化硅143常規(guī)工藝與鑲嵌工藝

52、對比常規(guī)工藝與鑲嵌工藝對比144九層銅互連可用于九層銅互連可用于SOCvSOC把系統(tǒng)的處理機(jī)制、模型算法、芯片結(jié)把系統(tǒng)的處理機(jī)制、模型算法、芯片結(jié)構(gòu)、各層次電路直到器件的設(shè)計(jì)緊密結(jié)合，構(gòu)、各層次電路直到器件的設(shè)計(jì)緊密結(jié)合，在一個(gè)單芯片上完成整個(gè)系統(tǒng)的功能。在一個(gè)單芯片上完成整個(gè)系統(tǒng)的功能。SOC的設(shè)計(jì)以的設(shè)計(jì)以IP核為基礎(chǔ)，以硬件描述語言為系核為基礎(chǔ)，以硬件描述語言為系統(tǒng)功能的主要描述手段，借助以計(jì)算機(jī)為平統(tǒng)功能的主要描述手段，借助以計(jì)算機(jī)為平臺的臺的EDA工具進(jìn)行。工具進(jìn)行。14590nm技術(shù)平臺的主要工藝技術(shù)平臺的主要工藝vP-/P+外延硅片外延硅片v淺溝槽隔離，溝槽寬度淺溝槽隔離，溝槽寬

53、度140nm，深度，深度400nmv超陡逆向摻雜（超陡逆向摻雜（SSR）形成銦和砷溝道摻雜）形成銦和砷溝道摻雜v高質(zhì)量的超薄柵氧化層，或用原子淀積方法形成高高質(zhì)量的超薄柵氧化層，或用原子淀積方法形成高k柵介質(zhì)柵介質(zhì)vNMOS用用n+硅柵，硅柵，PMOS用用p+硅柵，淀積多晶硅和多晶硅硅柵，淀積多晶硅和多晶硅摻雜后進(jìn)行退火，以抑制多晶硅耗盡效應(yīng)。摻雜后進(jìn)行退火，以抑制多晶硅耗盡效應(yīng)。v超低能量注入和快速退火實(shí)現(xiàn)超淺源、漏延伸區(qū)超低能量注入和快速退火實(shí)現(xiàn)超淺源、漏延伸區(qū)v側(cè)墻隔離形成源漏區(qū)和柵的側(cè)墻隔離形成源漏區(qū)和柵的COSI2硅化物自對準(zhǔn)硅化物自對準(zhǔn)v用雙鑲嵌工藝形成通孔和銅互連，用用雙鑲嵌工藝

54、形成通孔和銅互連，用SIOC形成低形成低k介質(zhì)介質(zhì)146小結(jié)小結(jié)v集成電路的三種基本操作集成電路的三種基本操作v典型典型CMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝v深亞微米深亞微米CMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝147 2.4 pn結(jié)隔離雙極結(jié)構(gòu)和工藝結(jié)隔離雙極結(jié)構(gòu)和工藝*pn結(jié)隔離工藝的雙極晶體管有三種結(jié)構(gòu)結(jié)隔離工藝的雙極晶體管有三種結(jié)構(gòu) ：標(biāo)準(zhǔn)埋層集電極標(biāo)準(zhǔn)埋層集電極晶體管結(jié)構(gòu)晶體管結(jié)構(gòu)集電極擴(kuò)散隔離集電極擴(kuò)散隔離晶體管結(jié)構(gòu)晶體管結(jié)構(gòu)三重?cái)U(kuò)散三重?cái)U(kuò)散晶體管結(jié)構(gòu)晶體管結(jié)構(gòu)1482-4-1 pn結(jié)隔離結(jié)隔離SBC結(jié)構(gòu)工藝流程結(jié)構(gòu)工藝流程 主要工藝流程：主要工藝流程：襯底材料制備襯底材料制備埋層的形成埋層的形成n

55、型外延層的形成型外延層的形成 隔離區(qū)的形成隔離區(qū)的形成晶體管基區(qū)的形成晶體管基區(qū)的形成晶體管發(fā)射區(qū)和引線孔的形成晶體管發(fā)射區(qū)和引線孔的形成金屬化的形成金屬化的形成149主要工藝流程圖：主要工藝流程圖：150 2-4-2 SBC結(jié)構(gòu)工藝的分析與設(shè)計(jì)考慮結(jié)構(gòu)工藝的分析與設(shè)計(jì)考慮 1、襯底材料選擇的設(shè)計(jì)考慮 三個(gè)方面的考慮： （1）選擇P型襯底 （2）電阻率10cm （3）晶向1001512、n+埋層的設(shè)計(jì)考慮 n+埋層的設(shè)置有兩個(gè)主要作用：（1）減小晶體管收集區(qū)串聯(lián)電阻rc（2）減弱寄生PNP管 效應(yīng)3、外延生長的設(shè)計(jì)考慮 兩個(gè)主要參數(shù)（1）外延層電阻率epi（2）外延層厚度 Tepi1524、隔

56、離區(qū)的設(shè)計(jì)考慮、隔離區(qū)的設(shè)計(jì)考慮 隔離結(jié)深隔離結(jié)深XjI I要滿足穿透整個(gè)要滿足穿透整個(gè)n型外延層，與型外延層，與p型襯底相通。型襯底相通。5、集電極深接觸的設(shè)計(jì)考慮、集電極深接觸的設(shè)計(jì)考慮 在某些應(yīng)用中需進(jìn)一步減少收集區(qū)串聯(lián)在某些應(yīng)用中需進(jìn)一步減少收集區(qū)串聯(lián) 電阻電阻rc，隔離擴(kuò)散后再增加集電極深接觸工藝。，隔離擴(kuò)散后再增加集電極深接觸工藝。1536、基區(qū)形成的設(shè)計(jì)考慮 基區(qū)寬度 - Wb 擴(kuò)散結(jié)深 - Xjc 1.0m 方塊電阻 - 2007、發(fā)射區(qū)形成的設(shè)計(jì)考慮 擴(kuò)散結(jié)深 - XjE 0.7m 方塊電阻 - 12154 2-4-3 SBC結(jié)構(gòu)晶體管版圖和平面尺寸的確定結(jié)構(gòu)晶體管版圖和平面

57、尺寸的確定 集電極n+接觸到隔離墻的最小間距DC-I 發(fā)射區(qū)擴(kuò)散到發(fā)射極接觸孔的最小間距DE-E孔 （晶體管最小套刻間距 見圖2.4-8 ）155 由于發(fā)射結(jié)空間電荷區(qū)主要在基區(qū)，可利用泡發(fā)射極工藝， 使 E 區(qū)和 E 孔的窗口重疊。泡發(fā)射極工藝的引線孔掩模版 ： 有基極孔、集電極孔、沒有發(fā)射極孔，以減小晶體管的面積。1562-4-4 SBC結(jié)構(gòu)結(jié)構(gòu)工藝在工藝在VLSI應(yīng)用中的局應(yīng)用中的局限性限性 主要是三個(gè)方面：主要是三個(gè)方面： 1、 管芯面積大，集成度低，有源區(qū)管芯面積大，集成度低，有源區(qū) 僅占七分之一。僅占七分之一。 2、晶體管面積大，寄生電容大，降低了、晶體管面積大，寄生電容大，降低了 電路的開關(guān)速度。電路的開關(guān)速度。 3、 隔離墻隔離墻 P區(qū)引起的寄生區(qū)引