VHDL設計進階

1、EDA技術實用教程技術實用教程第第5 5章章 VHDL設計進階設計進階 5.1 數數 據據 對對 象象 5.1.1 常數常數5.1 數數 據據 對對 象象 5.1.2 變量變量5.1 數數 據據 對對 象象 5.1.3 信號信號5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦

2、值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.1 數數 據據 對對 象象 5.1.4 進程中的信號賦值與變量賦值進程中的信號賦值與變量賦值5.2 VH

3、DL設計實例及其語法內涵設計實例及其語法內涵 5.2.1 含同步含同步并行預置功能并行預置功能的的8位移位寄位移位寄存器設計存器設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.1 含同步并行預置功能的含同步并行預置功能的8位移位寄存器設計位移位寄存器設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.2 移位模式可控的移位模式可控的8位移位寄存器設計位移位寄存器設計 接下頁接下頁5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 接上頁接上頁5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.2 移位模式可控的移位模式可控的8位移

4、位寄存器設計位移位寄存器設計 5.2.3 位矢中位矢中1碼個數統(tǒng)計電路設計碼個數統(tǒng)計電路設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.3 位矢中位矢中1碼個數統(tǒng)計電路設計碼個數統(tǒng)計電路設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.3 位矢中位矢中1碼個數統(tǒng)計電路設計碼個數統(tǒng)計電路設計 LOOP語句的常用表達方式有兩種：語句的常用表達方式有兩種：（1）單個）單個LOOP語句語句 （2）FOR_LOOP語句語句 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.3 位矢中位矢中1碼個數統(tǒng)計電路設計碼個數統(tǒng)計電路設計 5.2 VHD

5、L設計實例及其語法內涵設計實例及其語法內涵 5.2.4 三態(tài)門設計三態(tài)門設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.4 三態(tài)門設計三態(tài)門設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法

6、 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.5 雙向端口的設計方法雙向端口的設計方法 5.2.6 三態(tài)總三態(tài)總線電路設計線電路設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.6 三態(tài)總線電路設計三態(tài)總線電路設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.6 三態(tài)總線電路設計三態(tài)總線電路設計 5.2 VHDL設計實例及其語法內涵設計實例及其語法內涵 5.2.7 雙邊沿觸發(fā)時序電路設計討論雙邊沿觸發(fā)時序電路設計討論 5.

7、3 順序語句歸納順序語句歸納 5.3.1 進程語句格式進程語句格式 5.3 順序語句歸納順序語句歸納 5.3.2 進程結構組成進程結構組成 進程說明部分進程說明部分 定義一些局部量，可包括數據類型、常數、變量、屬性、子程序等 順序描述語句順序描述語句 信號賦值語句變量賦值語句 進程啟動語句子程序調用語句順序描述語句進程跳出語句 敏感信號參數表敏感信號參數表 多數VHDL綜合器要求敏感信號表必須列出本進程中所有輸入信號名 5.3 順序語句歸納順序語句歸納 5.3.3 進程要點進程要點 1. PROCESS為一無限循環(huán)語句為一無限循環(huán)語句 2. 進程中的順序語句具有明顯的順序和并行雙重性進程中的順

8、序語句具有明顯的順序和并行雙重性 5.3 順序語句歸納順序語句歸納 5.3.3 進程要點進程要點 3. 進程語句本身是并行語句進程語句本身是并行語句 5.3 順序語句歸納順序語句歸納 5.3.3 進程要點進程要點 4. 信號可以是多個進程間的通信線信號可以是多個進程間的通信線5. 一個進程中只允許描述對應于一個時鐘信號的同步時序邏輯一個進程中只允許描述對應于一個時鐘信號的同步時序邏輯 5.4 并行賦值語句討論并行賦值語句討論 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.5 IF語句概述語句概述 5.6 半整數與奇數分頻電路設計半整數與奇數分頻電

9、路設計 5.6 半整數與奇數分頻電路設計半整數與奇數分頻電路設計 接下頁接下頁5.6 半整數與奇數分頻電路設計半整數與奇數分頻電路設計 接上頁接上頁5.6 半整數與奇數分頻電路設計半整數與奇數分頻電路設計 5.7 仿仿 真真 延延 時時 5.7.1 固有延時固有延時 5.7 仿仿 真真 延延 時時 5.7.2 傳輸延時傳輸延時 5.7.3 仿真仿真 5.8 VHDL的的RTL表述表述 5.8.1 行為描述行為描述 5.8 VHDL的的RTL表述表述 5.8.1 行為描述行為描述 5.8 VHDL的的RTL表述表述 5.8.2 數據流描述數據流描述 5.8.3 結構描述結構描述 結構描述建模步驟

10、如下：結構描述建模步驟如下： 元件說明：描述局部接口。元件說明：描述局部接口。 元件例化：相對于其他元件放置元件。元件例化：相對于其他元件放置元件。 元件配置：指定元件所用的設計實體。元件配置：指定元件所用的設計實體。 習習 題題5-1 什么是固有延時？什么是慣性延時？什么是固有延時？什么是慣性延時？5-2 是什么？在是什么？在VHDL中，中， 有什么用處？有什么用處？ 5-3 哪些情況下需要用到程序包哪些情況下需要用到程序包STD_LOGIC_UNSIGNED？試舉一例。？試舉一例。5-4 說明信號和變量的功能特點，以及應用上的異同點。說明信號和變量的功能特點，以及應用上的異同點。5-5 什

11、么是重載函數？重載算符有何用處？如何調用重載算符函數？什么是重載函數？重載算符有何用處？如何調用重載算符函數？5-6 在在VHDL設計中，給時序電路清零（復位）有兩種不同方法，它們是什么，如設計中，給時序電路清零（復位）有兩種不同方法，它們是什么，如何實現(xiàn)？何實現(xiàn)？5-7 用循環(huán)語句設計一個用循環(huán)語句設計一個7人投票表決器，及一個人投票表決器，及一個4位位4輸入最大數值檢測電路。輸入最大數值檢測電路。5-8 從不完整的條件語句產生時序模塊的原理看，例從不完整的條件語句產生時序模塊的原理看，例5-7和例和例5-10從表面上看都包含從表面上看都包含不完整條件語句，試說明，為什么它們的綜合結果都是組

12、合電路。不完整條件語句，試說明，為什么它們的綜合結果都是組合電路。5-9 設計一個求補碼的程序，輸入數據是一個有符號的設計一個求補碼的程序，輸入數據是一個有符號的8位二進制數。位二進制數。習習 題題5-10 設計一個比較電路，當輸入的設計一個比較電路，當輸入的8421BCD碼大于碼大于5時輸出時輸出1，否則輸出，否則輸出0。5-11 用原理圖或用原理圖或VHDL輸入方式分別設計一個周期性產生二進制序列輸入方式分別設計一個周期性產生二進制序列01001011001的序列發(fā)生器，用移位寄存器或用同步時序電路實現(xiàn)，并用時序仿真器驗證其功能。的序列發(fā)生器，用移位寄存器或用同步時序電路實現(xiàn)，并用時序仿真

13、器驗證其功能。5-12 基于原理圖輸入方式，用基于原理圖輸入方式，用74194、74273、D觸發(fā)器等器件組成觸發(fā)器等器件組成8位串入并出的位串入并出的轉換電路，要求在轉換過程中數據不變，只有當轉換電路，要求在轉換過程中數據不變，只有當8位一組數據全部轉換結束后，輸位一組數據全部轉換結束后，輸出才變化一次。出才變化一次。5-13 設計設計8位左移移位寄存器，給出時序仿真波形。位左移移位寄存器，給出時序仿真波形。5-14 將例將例5-15中的四個中的四個IF語句分別用四個并列進程語句表達出來。語句分別用四個并列進程語句表達出來。實驗與設計實驗與設計 5-1 半整數與奇數分頻器設計半整數與奇數分頻

14、器設計（1）實驗目的：）實驗目的：（2）實驗內容）實驗內容1： （3）實驗內容）實驗內容2：（4）實驗內容）實驗內容3：（5）實驗內容）實驗內容4 ：實驗與設計實驗與設計 5-2 簡易分頻器設計簡易分頻器設計（1）實驗目的：）實驗目的：（2）實驗內容）實驗內容1： （3）實驗內容）實驗內容2：（4）實驗內容）實驗內容3：5E+系統(tǒng)演示示例：系統(tǒng)演示示例：/KX_7C5EE+/EXPERIMENTs/EXP30_FDIV。 實驗與設計實驗與設計 5-3 VGA彩條信號顯示控制電路設計彩條信號顯示控制電路設計（1）實驗目的：）實驗目的：（2）實驗原理：）實驗原理： 實驗與設計實驗與設計 實驗與設計

15、實驗與設計 實驗與設計實驗與設計 接下頁接下頁實驗與設計實驗與設計 接上頁接上頁接下頁接下頁實驗與設計實驗與設計 接上頁接上頁接下頁接下頁實驗與設計實驗與設計 接上頁接上頁接下頁接下頁實驗與設計實驗與設計 接上頁接上頁實驗與設計實驗與設計 (3) 實驗內容實驗內容1：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP11_VGA_COLOR_SQUR/，和，和/EXP11_VGA_COLOR_LINE/。 (4) 實驗內容實驗內容2：(5) 實驗內容實驗內容3：(6) 實驗內容實驗內容4： 實驗與設計實驗與設計 5-4 基于時序電路的移位相加型基于時序電路的移位相加型8位

16、硬件乘法器設計位硬件乘法器設計（1）實驗原理：）實驗原理：（2）實驗任務）實驗任務1：（3）實驗任務）實驗任務2：（4）實驗任務）實驗任務4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實驗與設計實驗與設計 5-4 基于時序電路的移位相加型基于時序電路的移位相加型8位硬件乘法器設計位硬件乘法器設計（1）實驗原理：）實驗原理：（2）實驗任務）實驗任務1：（3）實驗任務）實驗任務2：（4）實驗任務）實驗任務4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實驗與

17、設計實驗與設計 5-4 基于時序電路的移位相加型基于時序電路的移位相加型8位硬件乘法器設計位硬件乘法器設計（1）實驗原理：）實驗原理：（2）實驗任務）實驗任務1：（3）實驗任務）實驗任務2：（4）實驗任務）實驗任務4：演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP32_MULTI8X8/MLTL8X8。 實驗與設計實驗與設計 5-5 移位寄存器設計移位寄存器設計演示示例：演示示例：/KX_7C5EE+/EXPERIMENTs/EXP39_SHIFTER/ 。 5-6 串串/并轉換數碼靜態(tài)顯示控制電路設計并轉換數碼靜態(tài)顯示控制電路設計（1）實驗原理：）實驗原理： （2）實驗任務）實驗任務1：（：（3）實驗任務）實驗任務2： 實驗與設計實驗與設計 5-7 并并/串轉換擴展輸入口電路設計串轉換擴展輸入口電路設計實驗任務：僅使用實驗任務：僅使用FPGA的的2到到3個個I/O口，通過數個口，通過數個74LS165或或4021擴展輸入擴展輸入口?？?。此類電路在單片機開發(fā)中也常用，但是由于單片機本身的速度不高，再加上此類電路在單片機開發(fā)中也常用，但是由于單片機本身的速度不高，再加上并并/串轉換，每一個通過