集成電路 CMOS邏輯_廖付友

1、Company LogoCompany Logo集成電路集成電路 CMOSCMOS邏輯邏輯講解人：廖付友講解人：廖付友時(shí)間：時(shí)間：20132013年年1111月月1212日日課程：嵌入式系統(tǒng)設(shè)計(jì)課程：嵌入式系統(tǒng)設(shè)計(jì)Company LogoCompany Logo2ReviewClick to edit Master title style 2最早的最早的ICIC使用雙極型工藝；使用雙極型工藝；2020世紀(jì)世紀(jì)7070年代出現(xiàn)了金屬柵年代出現(xiàn)了金屬柵n n溝溝MOSMOS（nMOSnMOS或或NMOSNMOS）工藝；）工藝；2020世紀(jì)世紀(jì)8080年代初，晶體管中的鋁柵被多晶硅所替代，多晶硅作為

2、柵材料年代初，晶體管中的鋁柵被多晶硅所替代，多晶硅作為柵材料的引入使得在同一的引入使得在同一ICIC上很容易制造上很容易制造n n溝溝MOSMOS和和p p溝溝MOSMOS兩種類型的晶體管，這兩種類型的晶體管，這就是就是CMOSCMOS技術(shù)技術(shù)即互補(bǔ)型即互補(bǔ)型MOSMOS（CMOS, complementary MOSCMOS, complementary MOS）工藝技術(shù)的）工藝技術(shù)的主要改進(jìn)。主要改進(jìn)。CMOS與NMOS相比，其主要優(yōu)點(diǎn)是功耗低，且多晶硅柵使生產(chǎn)工藝更為簡(jiǎn)單，便于器件尺寸按比例縮小。Company LogoCompany LogoCOMSCOMS邏輯邏輯3圖圖2.1 2.1

3、 作為開關(guān)的作為開關(guān)的CMOSCMOS晶體管晶體管Company LogoCompany LogoCOMSCOMS邏輯邏輯4圖圖2.2 CMOS2.2 CMOS邏輯邏輯與非門與非門或非門或非門Company LogoCompany Logo5CMOSCMOS晶體管晶體管Contents1CMOSCMOS設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則組合邏輯單元組合邏輯單元時(shí)序邏輯單元時(shí)序邏輯單元數(shù)據(jù)通路邏輯單元數(shù)據(jù)通路邏輯單元234567I/OI/O單元單元8硅編譯器硅編譯器/ /單元編譯器單元編譯器CMOSCMOS工藝工藝* *Company LogoCompany Logo61 CMOS1 CMOS晶體管晶體管CMOS

4、 TransistorsNMOS立體圖立體圖AluminumPolysiliconCompany LogoCompany Logo71 CMOS1 CMOS晶體管晶體管 NMOS的導(dǎo)電機(jī)理的導(dǎo)電機(jī)理耗盡區(qū)耗盡區(qū)導(dǎo)電溝道的形成導(dǎo)電溝道的形成(VgsVtn)Ids形成形成(Vds0)NMOS管的第四端體管的第四端體(bulk阱或襯底阱或襯底)與地相接，使二極管反偏。與地相接，使二極管反偏。L2Tox=100 angstroms (0.01um micron)Company LogoCompany Logo81 CMOS1 CMOS晶體管晶體管11()()22DSnnoxGStnDSDSnGStnD

5、SDSQWWICVVVVkVVVVfLL漏-源電流為：（線性工作區(qū)）（線性工作區(qū)）常數(shù) 是工藝跨導(dǎo)系數(shù)（或本征跨導(dǎo)）：nknnoxkC定義晶體管增益因子 為：nnnWkL因子W/L（晶體管寬度除以長(zhǎng)度）是晶體管的溝道寬長(zhǎng)比。對(duì)于 來說，漏極電流IDS基本保持不變，其中DSGStnVVV2()() ;2nDSn satGStnDSGStnIVVVVV（2.12）（2.9）Company LogoCompany Logo91.2 1.2 速度飽和速度飽和 ICIC設(shè)計(jì)的特征尺寸（設(shè)計(jì)的特征尺寸（ ）：生產(chǎn)過程中光刻）：生產(chǎn)過程中光刻所能達(dá)到的最小尺寸。所能達(dá)到的最小尺寸。微米技術(shù)：微米技術(shù)： 1

6、1 m m亞微米技術(shù)：亞微米技術(shù)： 1 1m m0.5 0.5 m m深亞微米：深亞微米： 0.5 0.5 m m亞亞0.10.1 m m： 0.1 0.1 m m 對(duì)于深亞微米晶體管，由公式（對(duì)于深亞微米晶體管，由公式（2.122.12）計(jì)算出的漏）計(jì)算出的漏- -源電流源電流會(huì)過高，主要有三個(gè)原因會(huì)過高，主要有三個(gè)原因: : 首先，閾值電壓不是常數(shù)；首先，閾值電壓不是常數(shù)； 其次，溝道實(shí)際長(zhǎng)度短于所設(shè)定的長(zhǎng)度；其次，溝道實(shí)際長(zhǎng)度短于所設(shè)定的長(zhǎng)度； 第三，在高電場(chǎng)時(shí)，公式會(huì)失效。第三，在高電場(chǎng)時(shí)，公式會(huì)失效。此時(shí)，此時(shí)，電子運(yùn)動(dòng)速度飽和電子運(yùn)動(dòng)速度飽和，漏電流與晶體管溝道長(zhǎng)度無(wú)關(guān)。，漏電流與

7、晶體管溝道長(zhǎng)度無(wú)關(guān)。tnVnvE Company LogoCompany Logo101.3 1.3 邏輯電平邏輯電平 n-溝道晶體管提供強(qiáng)“0”，但弱“1”。Company LogoCompany Logo111.3 1.3 邏輯電平邏輯電平 P-溝道晶體管提供強(qiáng)溝道晶體管提供強(qiáng)“1”，但弱，但弱“0”。 有時(shí)有時(shí)稱弱稱弱“0”和和“1”為退化的邏輯電平。在為退化的邏輯電平。在CMOS工藝中，可以同時(shí)工藝中，可以同時(shí)采用這兩種晶體管形成強(qiáng)采用這兩種晶體管形成強(qiáng)“0”邏輯電平和強(qiáng)邏輯電平和強(qiáng)“1”邏輯電平。邏輯電平。Company LogoCompany Logo122 CMOS2 CMOS工

8、藝工藝 IC制造：1.生長(zhǎng)單晶硅。2-3制作晶圓片。4.高溫爐中生長(zhǎng)二氧化硅層。5.涂液體光刻膠。6.掩模曝光。7.顯影后的芯片截面。8.刻蝕氧化層。9-10離子注入。11.去膠。12.去氧化層。每層都得重復(fù)步驟4-12(CMOS工藝一般重復(fù)12-20次)。Company LogoCompany Logo132.2 CMOS2.2 CMOS反相器反相器OutInVDDPMOSNMOSPolysiliconInOutVDDGNDPMOS2 Metal 1NMOSContactsN WellCompany LogoCompany Logo14 2.2 CMOS 2.2 CMOS反相器反相器Conn

9、ect in MetalShare power and groundAbut cellsVDDVDDVinVoutM1M2M3M4Vout2Company LogoCompany Logo153 CMOS 設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則Diagram 1Diagram 3Diagram 4物體之間的箭頭表示最小間隔顯示物體尺寸的箭頭表示最小寬度規(guī)則（3.1）是多晶的最小寬度 (2 )IC工藝前段：前段流水線（1-6）；后端：金屬互聯(lián)和過孔 （7-9, 14-15）；焊盤層和玻璃層：（10）。公司一般會(huì)有兩套設(shè)計(jì)規(guī)則： 1套用 法則，另1套用微米。Company LogoCompany Logo163 CMO

10、S 設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則Diagram 1Diagram 3Diagram 4Company LogoCompany Logo174 組合邏輯單元組合邏輯單元在在CMOS設(shè)計(jì)中，設(shè)計(jì)中，AOI和和OAI是兩種非常有效的邏輯結(jié)構(gòu)：是兩種非常有效的邏輯結(jié)構(gòu)：Z = (A B + C D + E) 或Z = AOI221(A, B, C, D, E) 與與-或或-非非（AOI,AND-OR-INVERT）或或-與與-非非（OAI,OR-AND-INVERT）組合邏輯電路與時(shí)序邏輯電路？組合邏輯電路與時(shí)序邏輯電路？Z=OAI321(P,Q,R,S,T,U) ?Company LogoCompany Log

11、o184.1 推進(jìn)反相符推進(jìn)反相符調(diào)整晶體管的尺寸，調(diào)整晶體管的尺寸，使使n-n-溝溝和和p-p-溝管組具有有溝管組具有有相同相同的的驅(qū)動(dòng)能力。驅(qū)動(dòng)能力。在CMOS中用稱作管組的晶體管串-并網(wǎng)絡(luò)組成單元級(jí)可構(gòu)成AOI和OAI邏輯單元。圖示為n-溝道和p-溝管組的過程。這里以AOI221單元為例。首先構(gòu)建雙圖形符，此時(shí)根據(jù)首先構(gòu)建雙圖形符，此時(shí)根據(jù)de Morgande Morgan理論把反相符（圓圈）理論把反相符（圓圈）“推推”至輸入端。至輸入端。再通過晶體管串再通過晶體管串- -并組合并組合建立建立n-n-溝和溝和p-p-溝管組。溝管組。()()ZABCDEABCDEAB CD ECompa

12、ny LogoCompany Logo194.1 推進(jìn)反相符推進(jìn)反相符以下是構(gòu)建單級(jí)組合以下是構(gòu)建單級(jí)組合CMOSCMOS邏輯單元的步驟：邏輯單元的步驟： 1.1.在最后的單元加反相符（圓圈）畫一個(gè)簡(jiǎn)略的圖符在最后的單元加反相符（圓圈）畫一個(gè)簡(jiǎn)略的圖符（反向符（反向符- -輸出原理圖）。輸出原理圖）。用用de Morgande Morgan理論（理論（NANDNAND是具有反是具有反相輸入的相輸入的OROR，以及，以及NORNOR是具有反向輸入的是具有反向輸入的ANDAND）將反相符推回）將反相符推回到輸入端（這為雙圖形符或反相符到輸入端（這為雙圖形符或反相符- -輸入原理圖）。輸入原理圖）。

13、 2.2.從反相符從反相符- -輸入圖可組成輸入圖可組成n-n-溝管組：溝管組：OROR轉(zhuǎn)換為并行連接，轉(zhuǎn)換為并行連接，ANDAND轉(zhuǎn)換為串行連接。轉(zhuǎn)換為串行連接。如輸入端有一個(gè)反相符，就需要用如輸入端有一個(gè)反相符，就需要用1 1個(gè)個(gè)反相器。反相器。 3.3.使用反相符使用反相符- -輸入圖可組成輸入圖可組成p-p-溝管組溝管組（省略了輸入端的（省略了輸入端的反相性反相性pp溝晶體管柵端的反相符會(huì)計(jì)及這些因素）。如輸入溝晶體管柵端的反相符會(huì)計(jì)及這些因素）。如輸入端沒有圈，就需要用反相器（這些將于反相符端沒有圈，就需要用反相器（這些將于反相符- -輸出圖中有反輸出圖中有反相符的輸入柵端相同）。相

14、符的輸入柵端相同）。 這兩種管組是對(duì)偶的。這兩種管組是對(duì)偶的。n-n-溝管組實(shí)現(xiàn)強(qiáng)溝管組實(shí)現(xiàn)強(qiáng)“0”0”功能，而功能，而p-p-溝管組提供強(qiáng)溝管組提供強(qiáng)“1”1”功能。最后的步驟是通過晶體管尺寸來調(diào)功能。最后的步驟是通過晶體管尺寸來調(diào)整邏輯單元的驅(qū)動(dòng)強(qiáng)度。整邏輯單元的驅(qū)動(dòng)強(qiáng)度。Company LogoCompany Logo204.2 驅(qū)動(dòng)強(qiáng)度驅(qū)動(dòng)強(qiáng)度通常，我們調(diào)整反相器中n-溝道和p-溝道晶體管的尺寸比例，使兩種類型晶體管有相同的電阻或者驅(qū)動(dòng)強(qiáng)度,也就是要使 。p= pEox/tox (Wp/Lp)n = nEox/tox (Wn/Ln)OutInVDDPMOSNMOS2/11/1一般， n

15、12倍p溝道寬長(zhǎng)比為溝道寬長(zhǎng)比為W 1 /L 1 和和W 2 /L 2 的兩個(gè)并聯(lián)的晶體管等效于的兩個(gè)并聯(lián)的晶體管等效于1個(gè)個(gè)(W 1 /L 1 + W 2 /L 2 )/1晶體管。例如，晶體管。例如，2/1與與3/1并聯(lián)為并聯(lián)為5/1。溝道寬長(zhǎng)比為溝道寬長(zhǎng)比為W 1 /L 1 和和W 2 /L 2 的兩個(gè)晶體管串聯(lián)等效于的兩個(gè)晶體管串聯(lián)等效于1個(gè)個(gè)1/ (L1 /W 1 + L 2 /W 2 )晶體管。例如，晶體管。例如，3/1與與3/1串聯(lián)等效于串聯(lián)等效于1/(1/3)+(1/3)或或3/2。 庫(kù)中的邏輯單元具有不同的驅(qū)動(dòng)強(qiáng)度。一般將最小尺庫(kù)中的邏輯單元具有不同的驅(qū)動(dòng)強(qiáng)度。一般將最小尺寸的

16、反相器稱為寸的反相器稱為1X1X反相器。常以幾何比例衡量驅(qū)動(dòng)強(qiáng)度，反相器。常以幾何比例衡量驅(qū)動(dòng)強(qiáng)度，所以就有所以就有1X1X、2X2X、4X4X和和8X8X或更高驅(qū)動(dòng)強(qiáng)度的單元?；蚋唑?qū)動(dòng)強(qiáng)度的單元。np邏輯單元的驅(qū)動(dòng)強(qiáng)度常用做后綴。例如：INVX1或INVD1，INVX2等。Company LogoCompany Logo214.3 傳輸門（傳輸門（TG）C BIG V BIG + C SMALL V SMALL V F = C BIG + C SMALL 如果如果A A點(diǎn)起始電壓是點(diǎn)起始電壓是V VSMALLSMALL，Z Z點(diǎn)起始電壓是點(diǎn)起始電壓是V VBIGBIG，當(dāng)閉合，當(dāng)閉合TGT

17、G（S=S=1 1）時(shí)，節(jié)）時(shí)，節(jié)點(diǎn)點(diǎn)A A和和Z Z的最終電壓為：的最終電壓為：設(shè)想從節(jié)點(diǎn)設(shè)想從節(jié)點(diǎn)A A驅(qū)動(dòng)驅(qū)動(dòng)0 0到節(jié)點(diǎn)到節(jié)點(diǎn)Z Z，假定，假定C CBIGBIG=0.2 pF=0.2 pF，C CSMALLSMALL=0.02pF,V=0.02pF,VBIGBIG=0V,=0V,V VSMALLSMALL=5V;=5V;則有則有：12121212(0.2 10)0(0.02 10)50.45(0.2 10)(0.02 10)FVV大電容迫使節(jié)點(diǎn)大電容迫使節(jié)點(diǎn)A接近于接近于“0”電平，電平，這不是我們希望的結(jié)果！這不是我們希望的結(jié)果！這種問題稱為電荷分配問題（這種問題稱為電荷分配問題（

18、charge sharing）所以與全定制設(shè)計(jì)不同，一般在所以與全定制設(shè)計(jì)不同，一般在ASIC設(shè)計(jì)中，設(shè)計(jì)中，會(huì)盡量避免使用傳輸門。會(huì)盡量避免使用傳輸門。 Company LogoCompany Logo224.3 傳輸門傳輸門 MUX MUX是可行的，但是是可行的，但是如果級(jí)聯(lián)如果級(jí)聯(lián)MUXMUX則有潛在則有潛在的電荷分配問題。的電荷分配問題。多數(shù)的多數(shù)的ASICASIC庫(kù)使用反相器庫(kù)使用反相器對(duì)輸出進(jìn)行緩沖，用這一更保險(xiǎn)的方法建立對(duì)輸出進(jìn)行緩沖，用這一更保險(xiǎn)的方法建立MUXMUX單元時(shí)，單元時(shí)，MUXMUX也隨之反相。為了得到可靠也隨之反相。為了得到可靠地非反相地非反相MUXMUX，在輸入

19、和輸出之間加緩沖在輸入和輸出之間加緩沖需需1212個(gè)晶體管或者個(gè)晶體管或者3 3個(gè)等效門。個(gè)等效門。使用標(biāo)準(zhǔn)邏輯單元實(shí)現(xiàn)反相使用標(biāo)準(zhǔn)邏輯單元實(shí)現(xiàn)反相MUXMUX。有輸出緩沖器的反相有輸出緩沖器的反相MUXMUX非反相緩沖器的非反相緩沖器的MUXMUX2.52.5個(gè)門個(gè)門Company LogoCompany Logo235 時(shí)序邏輯單元時(shí)序邏輯單元 VLSIVLSI設(shè)計(jì)中，有兩種主要的時(shí)鐘控制方法：多設(shè)計(jì)中，有兩種主要的時(shí)鐘控制方法：多相時(shí)鐘或單相時(shí)鐘以及同步設(shè)計(jì)。相時(shí)鐘或單相時(shí)鐘以及同步設(shè)計(jì)。后一種方法的主要優(yōu)點(diǎn)是：后一種方法的主要優(yōu)點(diǎn)是：（1 1）允許設(shè)計(jì)的自動(dòng)化，（）允許設(shè)計(jì)的自動(dòng)化，（

20、2 2）安全，）安全，（3 3）允許供應(yīng)商簽收（保證）允許供應(yīng)商簽收（保證ASCIASCI能按仿真的結(jié)果工能按仿真的結(jié)果工作）。作）。在選擇時(shí)鐘控制方案時(shí)，同步設(shè)計(jì)的這些優(yōu)點(diǎn)在選擇時(shí)鐘控制方案時(shí)，同步設(shè)計(jì)的這些優(yōu)點(diǎn)（尤其最后一點(diǎn)）勝過所有其他方法，絕大多數(shù)（尤其最后一點(diǎn)）勝過所有其他方法，絕大多數(shù)ASICASIC都采用嚴(yán)格的同步設(shè)計(jì)方法。都采用嚴(yán)格的同步設(shè)計(jì)方法。Company LogoCompany Logo245.1 鎖存器鎖存器為了強(qiáng)調(diào)鎖存器和觸發(fā)器之間的區(qū)別，有時(shí)將鎖存器時(shí)鐘輸入端看成使能端。只要電源開著，記憶環(huán)路狀態(tài)就保持著，這稱之為靜態(tài)鎖存器。時(shí)序邏輯單元因有存儲(chǔ)和記憶的特性而區(qū)別

21、于組合邏輯單元。單元架構(gòu)單元架構(gòu)當(dāng)CLK為高時(shí)透明傳輸透明傳輸當(dāng)CLK為低時(shí)鎖存鎖存Company LogoCompany Logo255.2 觸發(fā)器觸發(fā)器加入反相器作為緩沖輸出 圖示為由兩個(gè)圖示為由兩個(gè)D D鎖存器構(gòu)成的觸發(fā)器：主從式結(jié)構(gòu)的鎖存器構(gòu)成的觸發(fā)器：主從式結(jié)構(gòu)的D D觸發(fā)器。在觸發(fā)器。在觸發(fā)器設(shè)計(jì)中，存儲(chǔ)節(jié)點(diǎn)觸發(fā)器設(shè)計(jì)中，存儲(chǔ)節(jié)點(diǎn)S S有緩沖，時(shí)鐘至有緩沖，時(shí)鐘至Q Q端的延遲比至端的延遲比至QNQN端得延遲端得延遲少一個(gè)反相器的延遲。少一個(gè)反相器的延遲。 主、從鎖存器的組合在時(shí)鐘的下降沿可獲取或采集主、從鎖存器的組合在時(shí)鐘的下降沿可獲取或采集D D輸入端信號(hào)，輸入端信號(hào)，其特性完

22、全不同于鎖存器。其特性完全不同于鎖存器。此波形顯示觸發(fā)器的工作狀況，并此波形顯示觸發(fā)器的工作狀況，并圖示了建立時(shí)間（圖示了建立時(shí)間（t tSUSU）, ,保持時(shí)間（保持時(shí)間（t tH H）和時(shí)鐘至）和時(shí)鐘至Q Q端的傳輸延遲時(shí)間（端的傳輸延遲時(shí)間（t tPDPD）的定義。必須在有效時(shí)鐘沿前）的定義。必須在有效時(shí)鐘沿前的時(shí)間的時(shí)間t tSUSU內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)定，并在有內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)定，并在有效時(shí)鐘沿后的時(shí)間效時(shí)鐘沿后的時(shí)間t tH H內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)內(nèi)保持?jǐn)?shù)據(jù)穩(wěn)定。定。Company LogoCompany Logo265.3 時(shí)鐘控制反相器時(shí)鐘控制反相器可用可用時(shí)鐘控制的時(shí)鐘控制的反相器代替鎖存器和觸

23、發(fā)器中的反相器反相器代替鎖存器和觸發(fā)器中的反相器-TG-TG對(duì)。對(duì)。由反相器和由反相器和TGTG串聯(lián)組合得到的時(shí)鐘控制反相器串聯(lián)組合得到的時(shí)鐘控制反相器反相器加上傳反相器加上傳輸門輸門TGTG反相器和反相器和TGTG中的電流中的電流可允許斷開反相器中可允許斷開反相器中晶體管間的連接晶體管間的連接斷開連接后形斷開連接后形成時(shí)鐘控制反成時(shí)鐘控制反相器相器常用符號(hào)常用符號(hào)除了時(shí)鐘控制反相器的版圖設(shè)計(jì)容易外，不太有余地選擇不同的實(shí)現(xiàn)方法除了時(shí)鐘控制反相器的版圖設(shè)計(jì)容易外，不太有余地選擇不同的實(shí)現(xiàn)方法Company LogoCompany Logo276 數(shù)據(jù)通路邏輯單元數(shù)據(jù)通路邏輯單元加法器：加法器：

24、 SUM = A B CIN = SUM(A, B, CIN) = PARITY(A, B, CIN) COUT = A B + A CIN + B CIN = MAJ(A, B, CIN)4位數(shù)據(jù)通路串行加法器位數(shù)據(jù)通路串行加法器數(shù)據(jù)信號(hào)A、B和S走橫向m1金屬層控制信號(hào)CIN和COUT走縱向m2層像以像以這樣的方式來這樣的方式來對(duì)數(shù)據(jù)線和控制線對(duì)數(shù)據(jù)線和控制線進(jìn)行布局稱為進(jìn)行布局稱為“數(shù)數(shù)據(jù)據(jù)通通路路”。ADD模模塊為數(shù)據(jù)通路單元塊為數(shù)據(jù)通路單元全加器4位加法器采用2層金屬的版圖數(shù)據(jù)通路版圖求和使用奇偶校驗(yàn)功能（1即輸入中1的個(gè)數(shù)為奇數(shù)）進(jìn)位輸出OUT采用3中取2的擇多功能（1即輸入中1的

25、個(gè)數(shù)為多數(shù)）Company LogoCompany Logo286 數(shù)據(jù)通路邏輯單元數(shù)據(jù)通路邏輯單元數(shù)據(jù)通路結(jié)構(gòu)數(shù)據(jù)通路結(jié)構(gòu)與標(biāo)準(zhǔn)單元（與標(biāo)準(zhǔn)單元（CBIC）和門陣列（）和門陣列（MGA）之間）之間的的區(qū)別：區(qū)別：對(duì)對(duì)CBIC和和MGA來說，單元都是以行排在一起，行內(nèi)的單元排列是無(wú)規(guī)則的；來說，單元都是以行排在一起，行內(nèi)的單元排列是無(wú)規(guī)則的；數(shù)據(jù)通道版圖中單元的排列，是有規(guī)劃的：數(shù)據(jù)通道版圖中單元的排列，是有規(guī)劃的：1）對(duì)于每一位產(chǎn)生可預(yù)測(cè)的基本相同的延遲）對(duì)于每一位產(chǎn)生可預(yù)測(cè)的基本相同的延遲2）在單元內(nèi)就可以建立單元之間的互連（如）在單元內(nèi)就可以建立單元之間的互連（如COUTiCINi+1位

26、）位）數(shù)據(jù)通道版圖的缺陷：數(shù)據(jù)通道版圖的缺陷：數(shù)據(jù)通道單元設(shè)計(jì)更復(fù)雜；數(shù)據(jù)通道版圖對(duì)軟件的要求更復(fù)雜；數(shù)據(jù)通道單元設(shè)計(jì)更復(fù)雜；數(shù)據(jù)通道版圖對(duì)軟件的要求更復(fù)雜；Company LogoCompany Logo296.1 數(shù)據(jù)通路元件數(shù)據(jù)通路元件 圖示為加法器典型的數(shù)據(jù)通路符號(hào)圖示為加法器典型的數(shù)據(jù)通路符號(hào)( (在在ASICASIC庫(kù)中，人們很少使用庫(kù)中，人們很少使用IEEEIEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)) )。有一劃的粗線。有一劃的粗線(1.5(1.5線寬線寬) )表示數(shù)據(jù)總線，普通線表示數(shù)據(jù)總線，普通線(0.5(0.5線寬線寬) )表示控表示控制信號(hào)。制信號(hào)。 有些原理圖的數(shù)據(jù)通路符號(hào)僅包含數(shù)據(jù)信號(hào)而忽略控

27、制信號(hào)有些原理圖的數(shù)據(jù)通路符號(hào)僅包含數(shù)據(jù)信號(hào)而忽略控制信號(hào)必必須記住這些控制信號(hào)。須記住這些控制信號(hào)。溢出OV=XOR(COUTMSB),COUTMSB-1),例7+7，-7-7Company LogoCompany Logo306.2 加法器加法器 我們可以按照我們可以按照產(chǎn)生信號(hào)產(chǎn)生信號(hào)Gi和和傳送信號(hào)傳送信號(hào)Pi討論加法：討論加法： 其中其中Ci是從是從i級(jí)來的進(jìn)位輸出信號(hào)，同時(shí)也是第級(jí)來的進(jìn)位輸出信號(hào)，同時(shí)也是第i+1級(jí)的級(jí)的進(jìn)位輸入。因此進(jìn)位輸入。因此Ci=COUTi=CINi+1。 在形成進(jìn)位的時(shí)候，不要將兩種方法相混淆，因兩種方在形成進(jìn)位的時(shí)候，不要將兩種方法相混淆，因兩種方法中

28、的傳送信號(hào)法中的傳送信號(hào)Pi是不相同的。是不相同的。當(dāng)當(dāng)AiBi=1時(shí)，時(shí)，Ci=1，即產(chǎn)生一個(gè)進(jìn)位，即產(chǎn)生一個(gè)進(jìn)位，故故Ci又又稱為稱為進(jìn)位產(chǎn)生函數(shù)進(jìn)位產(chǎn)生函數(shù)當(dāng)當(dāng)AiBi=0時(shí)，時(shí)，Pi=1時(shí)，時(shí)，Ci=Ci-1，即將進(jìn)位輸入傳遞到進(jìn)位輸出，即將進(jìn)位輸入傳遞到進(jìn)位輸出，故故Pi又又稱為稱為進(jìn)進(jìn)位位傳遞傳遞函函數(shù)數(shù)Company LogoCompany Logo316.2 加法器加法器 圖示為常規(guī)的圖示為常規(guī)的RCARCA。n n位位RCARCA的延遲與的延遲與n n成正比，并由進(jìn)位信成正比，并由進(jìn)位信號(hào)通過各級(jí)的傳送所限制。用號(hào)通過各級(jí)的傳送所限制。用“快速通過快速通過”反向符對(duì)將反向符對(duì)

29、將ANDAND門門及及OROR門變成快速的門變成快速的2 2輸入輸入NANDNAND可可減小延遲。減小延遲。 如何構(gòu)成和使用數(shù)據(jù)通路如何構(gòu)成和使用數(shù)據(jù)通路元件。元件。人們可從庫(kù)中使用預(yù)先人們可從庫(kù)中使用預(yù)先設(shè)計(jì)好的單元或自己使用電路設(shè)計(jì)好的單元或自己使用電路圖或設(shè)計(jì)語(yǔ)言由邏輯單元進(jìn)行圖或設(shè)計(jì)語(yǔ)言由邏輯單元進(jìn)行構(gòu)建。構(gòu)建。 行波進(jìn)位加法器（行波進(jìn)位加法器（RCA, Ripple Carry Adder RCA, Ripple Carry Adder ）Company LogoCompany Logo326.2 加法器加法器C i = A i B i + P i C i 1 (2.46)或者C i

30、 = (A i + B i ) (P i + C i 1) (2.47)進(jìn)位信號(hào)的方程式可用兩種不同方式書寫：進(jìn)位信號(hào)的方程式可用兩種不同方式書寫：P i =NOT(Pi) 奇數(shù)級(jí) 偶數(shù)級(jí) C1i = Pi C3i 1 C4i 1 C3i= Pi C1i 1 C2i 1 (2.48)C2i = Ai + Bi C4i= Ai Bi (2.49)Ci = C1i C2i Ci = C3i + C4i (2.50)(到零級(jí)的進(jìn)位輸入時(shí) C31 = C41 = 0)C i = (A i + B i ) (P i + C i 1) (2.47) =(A+B)(AB+/A/B+Ci-1)=AB+ACi-

31、1+AB+BCi-1 =AB+ACi-1+BCi-1Ci = C1i C2i = Pi C3i 1 C4i 1 (A i + B i ) = (P i + C3i-1+ C4i-1) (A i + B i )= (P i + C i 1) (A i + B i )Company LogoCompany Logo336.2 加法器加法器AiBiCi-1SiPiCiAi+1Bi+1Si+1Ci+1C2i-1C1i-1Ci-1SiC4iC3iSi+1Ai+1Bi+1用nand代替and速度較快傳統(tǒng)的RCA經(jīng)改進(jìn)的經(jīng)改進(jìn)的RCA，進(jìn)位鏈只用了兩級(jí)，進(jìn)位鏈只用了兩級(jí)NAND2奇數(shù)級(jí)和偶數(shù)級(jí)加法器采用了不

32、同的邏輯奇數(shù)級(jí)和偶數(shù)級(jí)加法器采用了不同的邏輯偶數(shù)級(jí)奇數(shù)級(jí)Ci=C2i+1C1i+1AiBiCompany LogoCompany Logo346.2 加法器加法器進(jìn)位保留型加法器進(jìn)位保留型加法器S1 i = CIN（進(jìn)位保留）進(jìn)位保留）S2 i = A1 i A2 i A3 i PARITY(A1 i , A2 i , A3 i ) COUT = A1 i A2 i + (A1 i + A2 i ) A3 i = MAJ(A1 i , A2 i , A3 i ) CSA 單元單元中：二進(jìn)制反碼或補(bǔ)碼的算術(shù)溢出信號(hào)OV在每級(jí)在每級(jí)CSA中，將進(jìn)位保留直接傳遞，再參與下一級(jí)中，將進(jìn)位保留直接傳遞，

33、再參與下一級(jí)CSA的的Parity和和Maj的運(yùn)算，的運(yùn)算，這樣沒有了進(jìn)位的延遲，使每一級(jí)這樣沒有了進(jìn)位的延遲，使每一級(jí)CSA都有相同的延遲。都有相同的延遲。FIGURE（a）CSA單元;（b）4位CSA;(c)CSA符號(hào)；（d）(e)四輸入（每個(gè)輸入n位）CSA，使用兩個(gè)CSA單元和一個(gè)RCA單元 （結(jié)構(gòu)圖、版圖）(f) ，(g) 使用流水線方案的n位、四輸入加法器Company LogoCompany Logo356.2 加法器加法器RCA的各種進(jìn)位鏈的各種進(jìn)位鏈RCA的問題在于：各級(jí)必須等待前一級(jí)的進(jìn)位輸出，所以有各種加速進(jìn)位的的問題在于：各級(jí)必須等待前一級(jí)的進(jìn)位輸出，所以有各種加速進(jìn)位

34、的進(jìn)位鏈結(jié)構(gòu)，如旁路進(jìn)位鏈進(jìn)位鏈結(jié)構(gòu)，如旁路進(jìn)位鏈CBA、跳躍進(jìn)位鏈、跳躍進(jìn)位鏈CSA、超前、超前進(jìn)位鏈進(jìn)位鏈CLA等。等。CLACarry Lookhead Adder：iiiiCIPGCO 001011211CIPPPGPPPGPPGPGiiiiiiiiii 這種超前進(jìn)位鏈沒有進(jìn)位的等待問題，但在電路的實(shí)現(xiàn)方面不規(guī)則，這種超前進(jìn)位鏈沒有進(jìn)位的等待問題，但在電路的實(shí)現(xiàn)方面不規(guī)則，Brent-Kung加法器可以增加進(jìn)位設(shè)計(jì)的規(guī)則性。加法器可以增加進(jìn)位設(shè)計(jì)的規(guī)則性。C1=G1 + P1 C0=G1 + P1 (G0 + P1 C1)=G1 + P1 G0C2=G2 + P2 G1 + P2 P1

35、 G0 C3=G3 + P2 G2 + P2 P1 G1 + P3 P2 P1 G0Company LogoCompany Logo366.3 乘法器乘法器 圖示為六位陣列乘法器。最后可留下30個(gè)加法器的不對(duì)稱CSA陣列。n位陣列乘法器的延遲與n成正比再加上CPA的延遲?？蓮膬身?xiàng)著手提高乘法器的性能，部分積的數(shù)目和部分積的加法。Company LogoCompany Logo377 I/O7 I/O單元單元OE0 M1、 M2高阻高阻 ，IO pad做輸入用做輸入用OE1 IO padDATAout 三態(tài)雙向輸出緩沖器三態(tài)雙向輸出緩沖器M1、M2必須驅(qū)動(dòng)片外的大負(fù)載；必須驅(qū)動(dòng)片外的大負(fù)載；假設(shè)

36、：C負(fù)載200pf，在5ns內(nèi)將其 電平由0充到5V；則：晶體管的輸出電流 Ids=C*dv/dt=200X10-12*(5/5*10-9) =200mACompany LogoCompany Logo387 I/O7 I/O單元單元這么大的輸出電流，也必定流經(jīng)電源，將增加功耗；同時(shí)由于封裝的原這么大的輸出電流，也必定流經(jīng)電源，將增加功耗；同時(shí)由于封裝的原因?qū)е码姼械拇嬖?。因?qū)е码姼械拇嬖?。假設(shè)：電源電感假設(shè)：電源電感2nH，電流在，電流在5ns內(nèi)由內(nèi)由0變到變到1A（該電源線上連著（該電源線上連著32個(gè)個(gè)I/O單元，每個(gè)轉(zhuǎn)換需單元，每個(gè)轉(zhuǎn)換需30mA）則單元上的電壓尖峰將達(dá)到則單元上的電壓尖

37、峰將達(dá)到L*(dI/dt)=0.4V（電源反彈電壓（電源反彈電壓（power-supply bounce ）解決方法：解決方法：1.限制同時(shí)切換輸出（SSO, simultaneously switching output）的數(shù)目；2.限制連到任何一個(gè)VDD和GND焊盤的I/O驅(qū)動(dòng)器數(shù)目；3.設(shè)計(jì)輸出緩沖器來限制輸出的轉(zhuǎn)換速率（轉(zhuǎn)換速率受限的I/O焊盤）；4.靜音I/O單元也用兩個(gè)獨(dú)立的電源和兩組I/O驅(qū)動(dòng)器： 1個(gè)I/O電路用AC（純凈或靜音電源）電源，它有一個(gè)小的AC驅(qū)動(dòng)器，用于在輸出翻轉(zhuǎn)的開始和結(jié)束瞬間啟動(dòng)和停止輸出轉(zhuǎn)換； 1個(gè)供晶體管用的DC（有噪聲或不純凈電源）電源，用于進(jìn)行輸出轉(zhuǎn)換時(shí)對(duì)大電流的控制。Company LogoCompany Logo397 I/O7 I/O單元單元 CMOS晶體管中的柵氧化層極薄，這使得晶體管中的柵氧化層極薄，這使得I/O單元中輸入晶體管的單元中輸入晶體管的柵氧化層很容易被靜電擊穿（柵氧化層很容