PCI-E的高速PCB布線規(guī)則

1、PCI-E 布線規(guī)則1、從金手指邊緣到PCIE 芯片管腳的走線長度應(yīng)限制在4英寸（約100MM）以內(nèi)。2、 PCIE 的 PERP/N， PETP/N， PECKP/N 是三個(gè)差分對線，注意保護(hù)（差分對之間的距離、差分對和所有非PCIE信號的距離是20MIL ，以減少有害串?dāng)_的影響和電磁干擾（EMI）的影響。芯片及PCIE 信號線反面避免高頻信號線，最好全 GND） 。3、 差分對中2條走線的長度差最多5MIL。 2條走線的每一部分都要求長度匹配。差分線的線寬7MIL ，差分對中2條走線的間距是7MIL。4、當(dāng)PCIE 信號對走線換層時(shí)，應(yīng)在靠近信號對過孔處放置地信號過孔，每對信號建議置1 到

2、 3 個(gè)地信號過孔。PCIE 差分對采用25/14 的過孔，并且兩個(gè)過孔必須放置的相互對稱。5、 PCIE 需要在發(fā)射端和接收端之間交流耦合，差分對的兩個(gè)交流耦合電容必須有相同的封裝尺寸，位置要對稱且要擺放在靠近金手指這邊，電容值推薦為0.1uF，不允許使用直插封裝。6、 SCL 等信號線不能穿越PCIE 主芯片。合理的走線設(shè)計(jì)可以信號的兼容性，減小信號的反射和電磁損耗。PCI-E 總線的信號線采用高速串行差分通信信號，因此， 注重高速差分信號對的走線設(shè)計(jì)要求和規(guī)范，確保PCI-E 總線能進(jìn)行正常通信。PCI-E 是一種雙單工連接的點(diǎn)對點(diǎn)串行差分低電壓互聯(lián)。每個(gè)通道有兩對差分信號：傳輸對Txp

3、/Txn，接收對Rxp/Rxn。該信號工作在2.5 GHz 并帶有嵌入式時(shí)鐘。嵌入式時(shí)鐘通過消除不同差分對的長度匹配簡化了布線規(guī)則。隨著 PCI-E串行總線傳輸速率的不斷增加，降低互連損耗和抖動(dòng)預(yù)算的設(shè)計(jì)變得格外重要。在整個(gè) PCI-E 背板的設(shè)計(jì)中，走線的難度主要存在于PCI-E 的這些差分對。圖1 提供了 PCI-E 高速串行信號差分對走線中主要的規(guī)范，其中A、B、 C 和 D 四個(gè)方框中表示的是常見的四種PCI-E 差分對的四種扇入扇出方式，其中以圖中A 所示的對稱管腳方式扇入扇出效果最好，D 為較好方式，B 和 C為可行方式。接下來本文將對PCI-E LVDS 信號走線時(shí)的注意事項(xiàng)進(jìn)行

4、總結(jié)：1 PCI-E 差分線布線規(guī)范（ 1）對于插卡或插槽來說，從金手指邊緣或者插槽管腳到PCI-E Switch 管腳的走線長度應(yīng)限制在4 英寸以內(nèi)。另外，長距離走線應(yīng)該在PCB 上走斜線。（ 2）避免參考平面的不連續(xù)，譬如分割和空隙。（ 3） 當(dāng) LVDS 信號線變化層時(shí)，地信號的過孔應(yīng)放得靠近信號過孔，對每對信號的一般要求是至少放1 至 3 個(gè)地信號過孔，并且永遠(yuǎn)不要讓走線跨過平面的分割。（ 4）應(yīng)盡量避免走線的彎曲，避免在系統(tǒng)中引入共模噪聲，這將影響差分對的信號完整性和EMI 。 所有走線的彎曲角度應(yīng)該大于等于135 度， 差分對走線的間距保持20mil 以上，彎曲帶來的走線最短應(yīng)該大

5、于1.5倍走線的寬度。當(dāng)一段蛇形線用來和另外一段走線來進(jìn)行長度匹配，如圖 2 所示， 每段長彎折的長度必須至少有15mil（ 3 倍于 5mil 的線寬）。蛇形線彎折部分和差分線的另一條線的最大距離必須小于正常差分線距的2 倍。圖 2 蛇形走線（ 5）差分對中兩條數(shù)據(jù)線的長度差距需在5mil 以內(nèi)，每一部分都要求長度匹配。 在對差分線進(jìn)行長度匹配時(shí)，匹配設(shè)計(jì)的位置應(yīng)該靠近長度不匹配所在的位置， 如圖 3 所示。 但對傳輸對和接收對的長度匹配沒有做具體要求，即只要 求差分線內(nèi)部而不是不同的差分對之間要求長度匹配。在扇出區(qū)域可以允許有5mil 和 10mil 的線距。 50mil 內(nèi)的走線可以不需

6、要參考平面。長度匹配應(yīng)靠近信 號管腳，并且長度匹配將能通過小角度彎曲設(shè)計(jì)。圖 3 PCI-E 差分對長度匹配設(shè)計(jì)為了最小化長度的不匹配，左彎曲的數(shù)量應(yīng)該盡可能的和右彎曲的數(shù)量相等。 當(dāng)一段蛇形線用來和另外一段走線來進(jìn)行長度匹配，每段長彎折的長度必須大于三倍線寬。蛇形線彎折部分和差分線的另一條線的最大距離必須小于正常差分線距的兩倍。并且， 當(dāng)采用多重彎曲布線到一個(gè)管腳進(jìn)行長度匹配時(shí)非匹配部分的長度應(yīng)該小于等于45mil。（ 6） PCI-E 需要在發(fā)射端和接收端之間交流耦合，并且耦合電容一般是緊靠發(fā)射端。差分對兩個(gè)信號的交流耦合電容必須有相同的電容值，相同的封裝尺寸，并且位置對稱。如果可能的話，

7、傳輸對差分線應(yīng)該在頂層走線。電容值必須介于75nF到 200nF之間，最好是100nF。推薦使用0402 的貼片封裝，0603 的封裝也是可接受的，但是不允許使用插件封裝。差分對的兩個(gè)信號線的電容器輸入輸出走線應(yīng)當(dāng)對稱的。盡量減少追蹤分離匹配，差分對走線分離到管腳的的長度也應(yīng)盡量短。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。下面重點(diǎn)討論一下PCB 差分信號設(shè)計(jì)中幾個(gè)常見的誤區(qū)。誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C(jī)理認(rèn)識還不夠深入。雖然差分電路對于類

8、似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。 地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實(shí)在信號回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。在 PCB 電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占1020%的耦合度， 更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。 當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時(shí)候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路。盡管參考平面的不連續(xù)對差

9、分走線的影響沒有對普通的單端走線來的嚴(yán)重，但還是會降低差分信號的質(zhì)量，增加EMI ，要盡量避免。也有些設(shè)計(jì)人員認(rèn)為， 可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI 輻射，這種做法弊大于利。所以要保持PCB 地線層返回路徑寬而短。盡量不要跨島（跨過相鄰電源或地層的分隔區(qū)域。）比如主板設(shè)計(jì)中的USB 和 SATA及 PCI-EXPRESS等最好不要有跨島的做法。保證這些信號的下面是個(gè)完整地平面或電源平面。誤區(qū)二：認(rèn)為保持等間距比匹配線長更重要。在實(shí)際的PCB 布線中，往往不能同時(shí)滿足差分設(shè)

10、計(jì)的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當(dāng)?shù)睦@線才能達(dá)到線長匹配的目的，但帶來的結(jié)果必然是差分對的部分區(qū)域無法平行，其實(shí)間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時(shí)序的影響要大得多。 再從理論分析來看，間距不一致雖然會導(dǎo)致差分阻抗發(fā)生變化， 但因?yàn)椴罘謱χg的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內(nèi)，只相當(dāng)于一個(gè)過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配， 除了時(shí)序上會發(fā)生偏移，還給差分信號中引入了共模的成分，降低信號的質(zhì)量，增加了EMI ?？梢赃@么說，PCB 差分走線的設(shè)計(jì)中最重要的規(guī)則就是匹配線長，其它的規(guī)則

11、都可以根據(jù)設(shè)計(jì)要求和實(shí)際應(yīng)用進(jìn)行靈活處理。同時(shí)為了彌補(bǔ)阻抗的匹配可以采用接收端差分線對之間加一匹配電阻。其值應(yīng)等于差分阻抗的值。這樣信號品質(zhì)會好些。所以建議如下兩點(diǎn)：（ A）使用終端電阻實(shí)現(xiàn)對差分傳輸線的最大匹配，阻值一般在90 130之間，系統(tǒng)也需要此終端電阻來產(chǎn)生正常工作的差分電壓；（ B）最好使用精度1 2%的表面貼電阻跨接在差分線上，必要時(shí)也可使用兩個(gè)阻值各為50 的電阻，并在中間通過一個(gè)電容接地，以濾去共模噪聲。通常對于差分信號的CLOCK 等要求等長的匹配要求是+/-10mils 之內(nèi)。誤區(qū)三：認(rèn)為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強(qiáng)他們的耦合，既可以提高對噪聲的免

12、疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強(qiáng)耦合達(dá)到抗干擾和抑制EMI的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過 4 倍線寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（ 10G 以上） IC 封裝 PCB 設(shè)計(jì)中經(jīng)常會用采用，被稱為CPW 結(jié)構(gòu)，可以保證嚴(yán)格的差分阻抗控制（2Z

13、0） 。差分走線也可以走在不同的信號層中，但一般不建議這種走法，因?yàn)椴煌膶赢a(chǎn)生的諸如阻抗、過孔的差別會破壞差模傳輸?shù)男Ч?，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串?dāng)_就不是個(gè)問題。在一般頻率（GHz 以下） ， EMI也不會是很嚴(yán)重的問題，實(shí)驗(yàn)表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經(jīng)達(dá)到60dB， 足以滿足FCC 的電磁輻射標(biāo)準(zhǔn)，所以設(shè)計(jì)者根本不用過分擔(dān)心差分線耦合不夠而造成電磁不兼容問題。在像PCIE這樣的高頻環(huán)境中，傳送線在信號線上驅(qū)動(dòng)電壓變化時(shí)會出現(xiàn)阻抗，信號線的寬度和到接地的距離都會

14、影響其阻抗，所以在設(shè)計(jì)PCB 時(shí)需要參考 PCIE總線規(guī)范，特別要注意考慮信號阻抗匹配。以下供設(shè)計(jì)PCB時(shí)作為參考： 插卡從金手指邊緣到PCIE 芯片管腳的走線長度應(yīng)限制在4 英寸（約100mm 毫米）以內(nèi)。超過該長度后需要使用高頻差分傳輸線，我們可以提供延 長 300mm 以上的技術(shù)方案。 PCIE 的 PERPN， PETPN， PECKPN 是三個(gè)差分對線，其中PECKPN 是100MHz 頻率的差分信號線，需要注意保護(hù)，前兩對是2.5GHz 頻率的差分信號線，更需要注意保護(hù)。 差分對線中的兩條走線要同步布線。如果走線要轉(zhuǎn)彎，那么兩條走線應(yīng)該同步轉(zhuǎn)彎，并且轉(zhuǎn)彎要避免銳角、直角，而應(yīng)該使用

15、弧線或者鈍角轉(zhuǎn)彎。 差分對線走線過程中盡量避免使用VIA 過孔， 如果一定要通過過孔換層，那么兩條走線應(yīng)該同步做過孔，并且應(yīng)該在靠近信號對線過孔處放置GND 地信號過孔，條件允許時(shí)適當(dāng)增加周邊GND 地信號過孔數(shù)量。 差分對線中的兩條走線的長度差應(yīng)該控制在5mil 之內(nèi)，最大10mil（約0.25mm） 。 PCB 走線的線寬建議是7mil（約 0.18mm） ， 兩條走線的凈間距建議是7mil 。有關(guān)線寬和線間距的詳細(xì)分析請參考PCIE 規(guī)范。 兩對差分對線之間的距離（例如PER 對與PECK 對） 、或者差分對線和其它非 PCIE 信號的距離，建議不小于20mil（約0.5mm） ，以減少

16、相互之間的串?dāng)_和電磁干擾（EMI ）的影響。建議在兩對差分對線之間用GND 地線隔離，例如，從左向右是：GND、 PECK 對線、GND、 PER對線、GND、 PET對線、GND。 PCIE 芯片， 尤其是 PCIE 信號線的PCB 反面， 應(yīng)該盡量避免走高頻信號線，最好全GND 地鋪銅。例如，CH367 芯片的 SCL信號線、IORD 信號線是相對的高頻信號線，建議不要穿越PCIE 芯片走線。 PCIE 需要在發(fā)送端（PETPN） 和對方的接收端之間進(jìn)行交流耦合，差分對的兩個(gè)交流耦合電容必須有相同的封裝尺寸，位置要對稱，并且要擺放在靠近金手指這邊。建議選擇容量為0.1uF的高頻電容，封裝尺寸推薦使用0402， 另外0603也可以接受，但是不允許使用直插封裝的電容。 在設(shè)計(jì) PCB 時(shí)，應(yīng)該在PCIE 芯片的每對電源引腳（VCC18GND、VCC33GND） 附近放置一個(gè)容量為0.1uF左右的高頻退耦電容，離芯片的距離不能太遠(yuǎn)。另外，整個(gè)芯片的VCC18 和 VCC33 各需要一個(gè)容量不小于10uF的鉭電容進(jìn)行中低頻退耦。 由于 PCB 過孔 （ VIA） 電阻較大并且容易受長期高溫老