VHDL的ASIC實現(xiàn)_后端

1、電子設計自動化技術(shù)第十一章：第十一章：VHDLVHDL的的ASICASIC實現(xiàn)（實現(xiàn)（2 2）電子科技大學電子科技大學 微電子與固體電子學院微電子與固體電子學院王憶文王憶文 教授教授2本章重點本章重點 掌握全自動布局布線的掌握全自動布局布線的基本概念和方法基本概念和方法 布圖規(guī)劃（布圖規(guī)劃（floorplaning） 布局（布局（placement） 布線（布線（routing） 驗證（驗證（DRC和和LVS）3本章重點內(nèi)容：本章重點內(nèi)容：自動布局布線（自動布局布線（APR）4“蓋樓蓋樓”與與APR？規(guī)劃設規(guī)劃設計計打地基，打地基，建框架建框架水電氣水電氣建房間建房間檢查驗收檢查驗收布圖規(guī)劃布

2、圖規(guī)劃電源分布電源分布布局布局布線布線驗證驗證5ASIC后端設計的后端設計的EDA軟件軟件Cadence公司公司SE，為早期產(chǎn)品，簡單易學，為早期產(chǎn)品，簡單易學SoC Encounter，新產(chǎn)品，適合深亞微米設計，新產(chǎn)品，適合深亞微米設計Synopsys公司公司Astro，為早期產(chǎn)品，簡單易學，為早期產(chǎn)品，簡單易學ICC，新產(chǎn)品，適合深亞微米設計，新產(chǎn)品，適合深亞微米設計 6DC能做什么？能做什么？第一個域的轉(zhuǎn)換第一個域的轉(zhuǎn)換7Astro能做什么？能做什么？8什么形狀的標準單元最好用什么形狀的標準單元最好用？等高不等寬的單元最好等高不等寬的單元最好用用9標準單元庫標準單元庫預先設計好的邏輯單元

3、預先設計好的邏輯單元lOR, AND, XOR, DFF, etc包含包含Layout and Abstract viewslLayout (CEL) 包含制造所需包含制造所需要的掩模板的各層次數(shù)據(jù)要的掩模板的各層次數(shù)據(jù)lAbstract (FRAM)包含包含Astro布局布線所需要的最小數(shù)據(jù)布局布線所需要的最小數(shù)據(jù)l時間信息時間信息 單元延遲單元延遲 /管腳電容管腳電容等高不等寬，方便布局等高不等寬，方便布局10布局和布線的概念布局和布線的概念在布局階段，所有標準單元的位置被自動選擇在布局階段，所有標準單元的位置被自動選擇(Based upon routing and timing)在布線階

4、段，所有管腳被自動連接在布線階段，所有管腳被自動連接(Based upon timing)11布局的概念布局的概念標準單元被自動放進標準單元被自動放進 “placement rows”位于關(guān)鍵路徑（位于關(guān)鍵路徑（timing-critical path）的標準單元被盡量放置在一起，來減小相）的標準單元被盡量放置在一起，來減小相互間的延遲互間的延遲 (Timing Driven)Placement rows 可以是間隔的，也可以是背靠背可以是間隔的，也可以是背靠背12布線的概念布線的概念金屬層之間的連線需要金屬層之間的連線需要1個或更多的過孔個或更多的過孔（vias）金屬層有固定的布線方向金屬層

5、有固定的布線方向lMetal 1 (Blue) HorizontallMetal 2 (Yellow) VerticallMetal 3 (Red) Horizontal13布圖規(guī)劃布圖規(guī)劃14布圖規(guī)劃的目的布圖規(guī)劃的目的在芯片層次進行版圖設計在芯片層次進行版圖設計 定義版圖的層次定義版圖的層次 估算所需面積估算所需面積對一些主要宏模塊（非標準單元）進行位對一些主要宏模塊（非標準單元）進行位置擺放置擺放 輸入輸出管腳輸入輸出管腳 RAMs / ROMs/RAMs / ROMs/ 各種硬核各種硬核IPIP布圖規(guī)劃的方法布圖規(guī)劃的方法( (自動或手工自動或手工) )15布圖規(guī)劃要在布局布線之前進行

6、布圖規(guī)劃要在布局布線之前進行布圖規(guī)劃布圖規(guī)劃l放置大的放置大的Macro，定義面積，定義面積l放置放置I/O管腳管腳l建立電源網(wǎng)絡建立電源網(wǎng)絡使用率使用率l標準單元和標準單元和Macro所占的比例所占的比例l目標是目標是100%, 一般為一般為80-85%In-line or straggered16I/O放置和封裝有關(guān)放置和封裝有關(guān)Wire Bond要求要求:l無交叉無交叉l最小線寬最小線寬l最小角度最小角度l最大角度最大角度l最大線長最大線長17布圖規(guī)劃的原則布圖規(guī)劃的原則l可通過快速布局和布線，結(jié)合時序來檢查布圖規(guī)劃的效果可通過快速布局和布線，結(jié)合時序來檢查布圖規(guī)劃的效果18設計電源網(wǎng)絡

7、設計電源網(wǎng)絡從從I/O的電源管腳接受的電源管腳接受電源，并分配到全芯電源，并分配到全芯片片19布局布局20布局的依據(jù)布局的依據(jù)-時序時序Astro優(yōu)化布局和布線，目的是優(yōu)化布局和布線，目的是滿足所以時序要求。滿足所以時序要求。平衡設計要求平衡設計要求時序時序面積面積功耗功耗信號完整性信號完整性 21時間約束時間約束Astro需要時間約束文件需要時間約束文件l輸入達到時間輸入達到時間l輸出達到時間輸出達到時間l時鐘周期時鐘周期約束文件有約束文件有DC產(chǎn)生產(chǎn)生lSDC (Synopsys Design Constraints) format22單元和連線延遲單元和連線延遲Astro計算每一個單元和

8、連線上的延遲計算每一個單元和連線上的延遲為了準確計算延遲，為了準確計算延遲，Astro需要知道每一條連線上的電需要知道每一條連線上的電容和電阻容和電阻l使用連線的幾何尺寸和使用連線的幾何尺寸和LUT來估算來估算RC.23時間驅(qū)動（時間驅(qū)動（Timing-Driver）布局）布局把關(guān)鍵路徑的單元盡量把關(guān)鍵路徑的單元盡量放在一起，減少放在一起，減少RC24邏輯優(yōu)化邏輯優(yōu)化以上以后可以在布局的各個階段進行以上以后可以在布局的各個階段進行每種優(yōu)化可以單獨進行，也可同時進行每種優(yōu)化可以單獨進行，也可同時進行25時鐘樹綜合（時鐘樹綜合（CTS）26什么是時鐘樹綜合什么是時鐘樹綜合所有時鐘被單一源驅(qū)動所有時

9、鐘被單一源驅(qū)動由于連線很長，導致很大的延遲和轉(zhuǎn)換時間由于連線很長，導致很大的延遲和轉(zhuǎn)換時間時鐘到達每個觸發(fā)器的時間不一樣時鐘到達每個觸發(fā)器的時間不一樣-skew27時鐘樹拓撲結(jié)構(gòu)時鐘樹拓撲結(jié)構(gòu)H-Tree and X-Tree Topologies Solve Single Clock Pin Problem28CTS的效果的效果使用使用buffer建立了時鐘樹，增大了驅(qū)動能力，減少了建立了時鐘樹，增大了驅(qū)動能力，減少了skew插入延遲來達到時鐘平衡插入延遲來達到時鐘平衡29布線布線30Process of Routing Can Be Timing Driven布線的目的布線的目的 布線是布

10、線是APR中的基本步驟中的基本步驟 建立金屬連接，符合制造要求建立金屬連接，符合制造要求 形成單元間的物理連接形成單元間的物理連接 在布局和在布局和CTS器件的虛擬布線需要落實器件的虛擬布線需要落實 保證時序要求保證時序要求 轉(zhuǎn)換時間和轉(zhuǎn)換時間和skew等符合虛擬布線的估算等符合虛擬布線的估算31時間驅(qū)動（時間驅(qū)動（Timing Driven）布線）布線關(guān)鍵路徑的布線優(yōu)先進行關(guān)鍵路徑的布線優(yōu)先進行建立更短、更快的連接建立更短、更快的連接32驗證驗證33驗證的目的和作用驗證的目的和作用Verification34形式驗證（形式驗證（Formal Verification） 在時序優(yōu)化和時鐘樹綜合

11、的時候，新的標準單元被在時序優(yōu)化和時鐘樹綜合的時候，新的標準單元被加進來，還有的標準單元被替換。加進來，還有的標準單元被替換。 Astro產(chǎn)生的最終網(wǎng)表（產(chǎn)生的最終網(wǎng)表（Post-Layout Netlist）需）需要和初始的門級網(wǎng)表要和初始的門級網(wǎng)表(Pre-Layout Netlist)進行比進行比對對 形式驗證（形式驗證（Formal verification）保證了設計在不）保證了設計在不同階段的同階段的功能一致性功能一致性（ functional equivalency ） 保證在后端設計中，用戶想要的功能保持不變。保證在后端設計中，用戶想要的功能保持不變。Formality is

12、the Sign-Off Tool for Formal Verification35時間驗證時間驗證 Star-RCXT performs the layout parasitic extraction of the resistances and capacitances of all routes in the design Results in a format such as SPEF (Standard Parasitic Extended Format) SPEF is an smaller, extended format of Standard Parasitic Forma

13、t (SPF), which enables the transfer of design specific resistances and capacitances from physical design to timing analysis and simulation tools Primetime performs static timing analysis Detects timing violations by combining SPEF from Star-RCXT and netlist from Astro and checks against the design t

14、iming constraints (clock frequencies) Star-RCXT and Primetime are the Sign-Off Tools for Timing Verification36物理驗證物理驗證 Checks the design for fabrication feasibility and physical defects that could result in the design to not function properly 3 checks (DRC, ERC, and LVS) Design Rule Checks (DRC) Ver

15、ifies that design does not violate any fabrication rules associated with the target process technology (metal width/space, antenna ratio, etc) Electrical Rules Checks (ERC) Verifies that there are no short or open circuits with power and ground as well as resistors/capacitors/transistors with floati

16、ng nodes (part of LVS) Layout Versus Schematic (LVS) Final physical design matches the logical (schematic) version in terms of correct connectivity and number of electrical devices Hercules is the Sign-Off Tool for Physical Verification37制造制造Physical Design process is complete upon successful completion of timing, functional, and physical verificationThe design can be “Taped-Out” and GDSII created for the manufacturerlGDSII (Graphic Design System II) is a binary format containing the physical geometry information of the design.lThe shapes