EDA技術(shù)采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器論文說(shuō)明書

1、EDA技術(shù)實(shí)訓(xùn)(論文)說(shuō)明書 題 目： 采用流水線技術(shù) 設(shè)計(jì)高速數(shù)字相關(guān)器 摘 要EDA是電子設(shè)計(jì)自動(dòng)化，在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測(cè)試和計(jì)算機(jī)輔助工程的概念發(fā)展而來(lái)的。國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 流水線技術(shù)在速度優(yōu)先中是最常用的技術(shù)之一。它能顯

2、著地提高設(shè)計(jì)運(yùn)行速度上限。在現(xiàn)代微處理器、數(shù)字信號(hào)處理器、高速數(shù)字系統(tǒng)、高速A/D、D/A設(shè)計(jì)中幾乎都離不開流水線技術(shù)、甚至在有單片機(jī)的設(shè)計(jì)中也采用流水線技術(shù)、以期達(dá)到高速特性。 關(guān)鍵字：流水線技術(shù)；VHDL；數(shù)字相關(guān)器；仿真1AbstractEDA is electronic design automation, in the mid 1960 s from computer aided set, computer aided manufacturing, computer aided testing and computer aided working idea. Internationa

3、l electronic and computer technology more advanced countries, has been actively exploring new electronic circuit design method, and the design methods, tools and so on the sweeping changes, has been a huge success. In the electronic technology design field, the application of programmable logic devi

4、ces, has been widely popular, these devices for the digital system design with great flexibility. These devices through software programming and the hardware structure and working manner reconstruction, so that the design of the hardware design of the software that can be as convenient.Pipeline tech

5、nology in speed priority is the most commonly used one of the technology. It can significantly improve the design speed limit. In the modern microprocessor, digital signal processor, high speed digital system, high speed A/D, D/A design almost all cannot leave the line technology, even in the design

6、 of the single chip microcomputer is also USES line technology, in order to achieve high speed characteristics.Key words: Pipeline technology; VHDL; Digital correlator; The simulation0目 錄引言11 實(shí)訓(xùn)內(nèi)容12 EDA技術(shù)簡(jiǎn)介12.1 EDA技術(shù)發(fā)展歷史12.2 EDA技術(shù)特點(diǎn)23 Quartus II簡(jiǎn)介24 流水線設(shè)計(jì)24.1 流水線技術(shù)的概念34.2 流水線技術(shù)轉(zhuǎn)換35 程序分析45.1 原理框圖45.2

7、 四位相關(guān)器45.3 十六位相關(guān)器56 調(diào)試過程67 總結(jié)8謝 辭10參考文獻(xiàn)110引言隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)引用等領(lǐng)域的重要性日益突出。本設(shè)計(jì)為一個(gè)在數(shù)字通信系統(tǒng)中常見的數(shù)字相關(guān)器，并利用流水線技術(shù)提高其工作速度，數(shù)字相關(guān)器實(shí)現(xiàn)了數(shù)字通信過程中的檢測(cè)，在數(shù)字通信系統(tǒng)中具有重要的作用，廣泛應(yīng)用于幀同步字檢測(cè)、擴(kuò)頻接收機(jī)、誤碼校正以及模式匹配等領(lǐng)域。1 實(shí)訓(xùn)內(nèi)容設(shè)計(jì)一個(gè)在數(shù)字通信系統(tǒng)中常見的數(shù)字相關(guān)器，并利用流水線技術(shù)提高其工作速度，對(duì)其進(jìn)行仿真和硬件測(cè)試。數(shù)字相關(guān)器用于檢測(cè)等長(zhǎng)度的兩個(gè)數(shù)字序列間相等的位數(shù)，實(shí)現(xiàn)序列間

8、的相關(guān)運(yùn)算。一位相關(guān)器，即異或門，異或的結(jié)果可以表示兩個(gè)1位數(shù)據(jù)的相關(guān)程度。異或?yàn)?表示數(shù)據(jù)位相同；異或?yàn)?表示數(shù)據(jù)位不同。多位數(shù)字相關(guān)器可以由多個(gè)一位相關(guān)器構(gòu)成，如N位的數(shù)字相關(guān)器由N個(gè)異或門和N個(gè)1位相關(guān)結(jié)果統(tǒng)計(jì)電路構(gòu)成。根據(jù)上述原理設(shè)計(jì)一個(gè)并行4位數(shù)字相關(guān)器。2 EDA技術(shù)簡(jiǎn)介EDA技術(shù)，就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)

9、芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。2.1 EDA技術(shù)發(fā)展歷史初級(jí)階段的硬件設(shè)計(jì)大量選用中小規(guī)模標(biāo)準(zhǔn)集成電路，人們將這些器件焊接在電路板上，做成初級(jí)電子系統(tǒng)，對(duì)電子系統(tǒng)的調(diào)試是在組裝好的PCB板上進(jìn)行的。由于設(shè)計(jì)師對(duì)圖形符號(hào)使用數(shù)量有限，傳統(tǒng)的手工布圖方法無(wú)法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。這時(shí)，人們開始將產(chǎn)品設(shè)計(jì)過程中高度重復(fù)性的繁雜勞動(dòng)，如布圖布線工作，用二維圖形編輯與分析的CAD工具替代20世紀(jì)70年代的自動(dòng)布局布線的CAD工具代替了設(shè)計(jì)工作中繪圖的重復(fù)勞動(dòng)；到了20世紀(jì)80年代出現(xiàn)的具有自動(dòng)綜合能力的CAE工具以邏輯

10、模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測(cè)等問題，則代替了設(shè)計(jì)師的部分工作，對(duì)保證電子系統(tǒng)的設(shè)計(jì)，制造出最佳的電子產(chǎn)品起著關(guān)鍵的作用。20世紀(jì)90年代，設(shè)計(jì)師逐步從使用硬件轉(zhuǎn)向設(shè)計(jì)硬件，從單個(gè)電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品開發(fā)。因此，EDA工具是以系統(tǒng)機(jī)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合，系統(tǒng)仿真與測(cè)試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。這時(shí)的EDA工具不僅具有電子系統(tǒng)設(shè)計(jì)的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級(jí)設(shè)計(jì)能力，具有高級(jí)抽象的設(shè)計(jì)構(gòu)思手段。2.2 EDA技術(shù)特點(diǎn)利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)

11、計(jì)，具有以下幾個(gè)特點(diǎn)。用軟件的方式設(shè)計(jì)硬件；用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。3 Quartus II簡(jiǎn)介Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。Altera Quartus II 設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)

12、HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升

13、了調(diào)試能力。4 流水線設(shè)計(jì)流水線設(shè)計(jì)是用于提高所設(shè)計(jì)系統(tǒng)運(yùn)行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上，但如果某些復(fù)雜邏輯功能的完成需要較長(zhǎng)的延時(shí)，就會(huì)使系統(tǒng)很難運(yùn)行在高的頻率上，在這種情況下，可使用流水線技術(shù)，即在長(zhǎng)延時(shí)的邏輯功能快中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減少每個(gè)部分的處理延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。流水線設(shè)計(jì)的代價(jià)是增加了寄存器邏輯，即增加了芯片資源的耗用。4.1 流水線技術(shù)的概念所謂流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。K級(jí)的流水線就是從組合邏輯的輸入到輸出恰好有K個(gè)

14、寄存器組（分為K級(jí)，每一級(jí)都有一個(gè)寄存器組）上一級(jí)的輸出是下一級(jí)的輸入而又無(wú)反饋的電路。 如圖4-1所示。 圖4-1 流水線操作概念示意圖4.2 流水線技術(shù)轉(zhuǎn)換 這個(gè)組合邏輯包括兩級(jí)。第一級(jí)的延遲是T1和T3兩個(gè)延遲中的最大值； 第二級(jí)的延遲等于T2的延遲。為了通過這個(gè)組合邏輯得到穩(wěn)定的計(jì)算結(jié)果輸出，在從輸入到輸出的每一級(jí)插入寄存器后，流水線設(shè)計(jì)的第一級(jí)寄存器所具有的總的延遲為T1與T3時(shí)延中的最大值加上寄存器的 T（觸發(fā)時(shí)間）。同樣，第二級(jí)寄存器延遲為T2的時(shí)延加上T。采用流水線設(shè)計(jì)為取得穩(wěn)定的輸出總體計(jì)算周期為： max(max(T1,T3)+T,(T2+T)流水線設(shè)計(jì)需要兩個(gè)時(shí)鐘周期來(lái)獲

15、取第一個(gè)計(jì)算結(jié)果，而只需要一個(gè)時(shí)鐘周期來(lái)獲取隨后的計(jì)算結(jié)果。如圖4-2所示。 圖2-2組合邏輯設(shè)計(jì)轉(zhuǎn)化為流水線設(shè)計(jì)5 程序分析5.1 原理框圖用4個(gè)4位相關(guān)器中間通過相應(yīng)的加法器，把這4個(gè)元器件并起來(lái)合成一個(gè)并行的16位相關(guān)器。如圖5-1原理框圖所示。 圖5-1原理框圖5.2 四位相關(guān)器4位相關(guān)器，用4個(gè)1位相關(guān)器組成，位相關(guān)器，即異或門，異或的結(jié)果可以表示兩個(gè)1位數(shù)據(jù)的相關(guān)程序。如圖5-2為仿真器件。如圖5-3仿真波形。 圖5-2仿真器件 圖5-3仿真波形其VHDL語(yǔ)言如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic

16、_unsigned.all;use ieee.std_logic_arith.all; entity xiangguan4 is port(a,b:in std_logic_vector(3 downto 0); sum:out std_logic_vector(2 downto 0); clk:in std_logic);end xiangguan4;architecture one of xiangguan4 is signal ab :std_logic_vector(3 downto 0);beginprocess(clk) if clk'event and clk='

17、1' then ab<=a xor b; end if; end process; process(clk)begin if clk'event and clk='1' then if ab="1111" then sum<="000" elsif ab="0111" or ab="1011" or ab="1101" or ab="1110" then sum<="001" elsif ab="

18、0001" or ab="0010" or ab="0100" or ab="1000" then sum<="011" elsif ab="0000" then sum<="100" else sum<="010" end if; end if;end process;end one;5.3 十六位相關(guān)器 16位相關(guān)器，用4個(gè)4位相關(guān)器組成，位相關(guān)器，即異或門，異或的結(jié)果可以表示兩個(gè)1位數(shù)據(jù)的相關(guān)程序。如圖5-4仿真波形。 圖

19、5-4仿真波形其VHDL語(yǔ)言如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity gaxgq16 isport(clk:in std_logic; qa,qb:in std_logic_vector(0 to 15); qc:out std_logic_vector(0 to 3);end gaxgq16; architecture gaxgq16_arc of gaxgq16 iscomponent xgq4port(clk:in std_logic; a,b:in std_log

20、ic_vector(0 to 3); c:out std_logic_vector(0 to 3);end component;signal c1,c2,c3,c4:std_logic_vector(0 to 3);signal cc:std_logic_vector(0 to 3);signal ccc:std_logic_vector(0 to 3);beginu1:xgq4 port map(clk,qa(0 to 3),qb(0 to 3),c1);u2:xgq4 port map(clk,qa(4 to 7),qb(4 to 7),c2);u3:xgq4 port map(clk,q

21、a(8 to 11),qb(8 to 11),c3);u4:xgq4 port map(clk,qa(12 to 15),qb(12 to 15),c4);process(clk)beginif(clk'event and clk='1')thencc<=c1+c2;ccc<=c3+c4;end if;if(clk'event and clk='1')thenqc<=cc+ccc;end if;end process;end gaxgq16_arc;6 調(diào)試過程 本次實(shí)訓(xùn)的調(diào)試過程分為軟件調(diào)試和硬件調(diào)試過程。在軟件調(diào)試過程中，我

22、先做了一個(gè)四位相關(guān)器，四位相關(guān)器是四個(gè)一位異或門的相加，輸入的數(shù)據(jù)分為a、b。本次的實(shí)訓(xùn)四位相關(guān)器程序的結(jié)構(gòu)體部分已經(jīng)在課本上，于是我只是在課本的基礎(chǔ)上加上了實(shí)體部分，四位相關(guān)器的程序就完成了，然后通過波形仿真，顯示我的程序正確。接下來(lái)是實(shí)尋訓(xùn)的另一個(gè)要求，使用流水線設(shè)計(jì)的方法，流水線設(shè)計(jì)方法就是把延時(shí)較大的組合邏輯塊切割成幾塊延時(shí)大致相等的組合邏輯塊,在編程中，我將異或門與輸出數(shù)據(jù)分別加入時(shí)鐘信號(hào)，這樣就可以將較大的延時(shí)分割為兩個(gè)延時(shí)模塊，以達(dá)到縮短運(yùn)行時(shí)間的結(jié)果。以四位相關(guān)器為例，如圖6-1為無(wú)流水線設(shè)計(jì)，圖6-2為有流水線設(shè)計(jì)。 圖6-1為無(wú)流水線設(shè)計(jì) 圖6-2為有流水線設(shè)計(jì) 在解決完四

23、位相關(guān)器的程序問題后，我就開始配置管腳，下載到試驗(yàn)箱中看看實(shí)驗(yàn)現(xiàn)象，配置之前，我使用仿真器進(jìn)行時(shí)序仿真，查看波形的具體顯示，通過仿真，說(shuō)明我的四位相關(guān)器的程序是正確的。然后我就開始確定配置管腳的模式，通過查看各個(gè)模式電路結(jié)構(gòu)，我確定選擇模式五，通過與課本后面的管腳結(jié)構(gòu)圖，很快就鎖定完所有的管腳了，然后我下載的了試驗(yàn)箱中，第一次下載沒有成功，錯(cuò)誤提示說(shuō)電腦沒有與試驗(yàn)箱連接，多次嘗試后依然沒有成功。但我換了另一臺(tái)實(shí)驗(yàn)箱后，電腦顯示下載成功。我在試驗(yàn)箱中通過輸入八位數(shù)據(jù)進(jìn)入相關(guān)器中，輸出在數(shù)碼管中顯示，通過波形驗(yàn)證和硬件檢測(cè)證明，四位相關(guān)器成功。接下來(lái)做的是十六位相關(guān)器，雖然題目要求的是并行四位的數(shù)

24、字相關(guān)器，但因?yàn)橐粋€(gè)并行四位的數(shù)字相關(guān)器并沒有占用我多少的時(shí)間，所以我想做一個(gè)十六位的數(shù)字相關(guān)器，即四個(gè)四位相關(guān)器的相加。最后，我通過查找資料，以四位數(shù)字相關(guān)器為基礎(chǔ)，編寫出了十六位的數(shù)字相關(guān)器，編譯成功。于是我進(jìn)行波形仿真，波形仿真如程序一樣也成功了。但接下來(lái)的配置過程我遇到了大麻煩，十六位數(shù)字相關(guān)器需要32個(gè)輸入，但實(shí)際的試驗(yàn)箱中并沒有那么多的按鈕，所以我需要改變輸入方式，通過詢問老師，我使用將并行輸入的方式改為串行輸入的方式。先輸入十六位數(shù)導(dǎo)入寄存器中，再輸入十六位數(shù)導(dǎo)入寄存器中進(jìn)行比較。最后得到四位輸出。但因?yàn)樽陨硭废拗?，在接下?lái)的幾天中，我并沒編譯出串行輸入的程序。所以十六位數(shù)字相

25、關(guān)器只有波形仿真。7 總結(jié)本次實(shí)訓(xùn)是EDA程序的編寫與硬件實(shí)現(xiàn)，這次實(shí)訓(xùn)讓我學(xué)會(huì)了很多的許多的知識(shí)。DEA的理論課程只有六周，實(shí)踐課程也只有六周，經(jīng)過了大半個(gè)學(xué)期的時(shí)間，我對(duì)于EDA的理論和實(shí)際編寫已經(jīng)淡忘的差不多了。實(shí)訓(xùn)的到來(lái)，讓我再次拿起了EDA的課本，復(fù)習(xí)EDA的基本語(yǔ)句，慢慢嘗試使用Quartus II編寫編譯程序，經(jīng)過了幾天的復(fù)習(xí)，我對(duì)于EDA的理論知識(shí)和實(shí)際操作更加的熟悉和熟練。所以，長(zhǎng)達(dá)兩周的實(shí)訓(xùn)讓我受益匪淺。30號(hào)那天是EDA實(shí)訓(xùn)動(dòng)員大會(huì)，本次EDA實(shí)訓(xùn)的負(fù)責(zé)老師分別為陳小毛老師、符強(qiáng)老師和歸發(fā)第老師，動(dòng)員大會(huì)上，陳小毛老師很耐心的為我們?cè)斀饷恳粋€(gè)題目的重點(diǎn)和注意事項(xiàng)，并向我們

26、展示了新的的實(shí)驗(yàn)板和其附帶的教學(xué)視頻。因?yàn)槊疵魈炀褪窃┑娜旒倨?，我們班并不想浪費(fèi)這是幾天的時(shí)間，所以動(dòng)員大會(huì)后，我們班就在那個(gè)教室進(jìn)行了題目的分配。我的題目是十四號(hào)，采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器。對(duì)于這個(gè)題目，我的第一個(gè)反應(yīng)就是，什么是流水線技術(shù)，什么是相關(guān)器。所以接下來(lái)我就開始去找尋這個(gè)答案。元旦三天我并沒有閑著，每天我都對(duì)著電腦。在網(wǎng)上，我很快找到了我想要的答案，謂流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。K級(jí)的流水線就是從組合邏輯的輸入到輸出恰好有K個(gè)寄存器組，上一級(jí)的輸出是下一級(jí)的輸入而又無(wú)反饋的電路。而相關(guān)器就更簡(jiǎn)單了

27、，數(shù)字相關(guān)器用于檢測(cè)等長(zhǎng)度的兩個(gè)數(shù)字序列間相等的位數(shù)，實(shí)現(xiàn)序列間的相關(guān)運(yùn)算。一位相關(guān)器，即異或門，異或的結(jié)果可以表示兩個(gè)1位數(shù)據(jù)的相關(guān)程度。異或?yàn)?表示數(shù)據(jù)位相同；異或?yàn)?表示數(shù)據(jù)位不同。其實(shí)我這個(gè)題目的重點(diǎn)就在于流水線技術(shù)，關(guān)于相關(guān)器的概念題目上已經(jīng)有了簡(jiǎn)單的介紹，相關(guān)器的實(shí)現(xiàn)并不復(fù)雜，可以說(shuō)很簡(jiǎn)單。關(guān)于流水線的技術(shù)在課本的十一章已經(jīng)有了介紹，流水線屬于優(yōu)化和時(shí)序分析中速度優(yōu)化的部分，課本中已經(jīng)有了很詳細(xì)的介紹了。在355頁(yè)，我也找到了相關(guān)的實(shí)驗(yàn)與設(shè)計(jì)的程序內(nèi)容。根據(jù)課本，我很快的編寫出了四位相關(guān)器的完整程序。4號(hào)那天，我終于拿到了Quartus II安裝包，以前在學(xué)習(xí)EDA的時(shí)候，因?yàn)榉N種

28、原因，我并沒有在電腦中安裝Quartus II，以前所有的EDA實(shí)踐編寫任務(wù)，我都是在EDA的實(shí)驗(yàn)課中編寫完成的。Quartus II的安裝完成后，我就迫不及待的去仿真我的四位相關(guān)器了，我將打在word的上的程序復(fù)制進(jìn)了空白文件中，第一次編譯正如自已所料的那樣，報(bào)了一堆的錯(cuò)誤，那些錯(cuò)誤多數(shù)都是因?yàn)樽约旱囊恍┐笠猓缟倭艘恍?biāo)點(diǎn)符號(hào)，一些因?yàn)樽约簩?duì)關(guān)鍵字的不熟悉而導(dǎo)致的打錯(cuò)字。經(jīng)過了一個(gè)多小時(shí)的排錯(cuò)和糾正，四位相關(guān)器的程序終于完成，編譯成功后，我就進(jìn)行波形仿真，因?yàn)樘脹]有使用Quartus II軟件，對(duì)于波形仿真的具體操作我并不熟練。所以我就開始閱讀課本的第五章內(nèi)容，去復(fù)習(xí)一邊波形仿真和配置的具體方法和步驟。我根據(jù)課本很快的就將數(shù)字四位相關(guān)器的波形仿真圖生成了出來(lái)，與預(yù)計(jì)的輸出相一致。就此。我的采用流水線技術(shù)設(shè)計(jì)高速數(shù)字相關(guān)器程序完成。5號(hào)早上，我去到實(shí)驗(yàn)室進(jìn)行硬件的檢測(cè)。在參照課本后面的管腳圖上，我并沒有犯更多的錯(cuò)誤，第一次的配置我就在實(shí)驗(yàn)箱上取得了想要的現(xiàn)象。但是實(shí)訓(xùn)還有幾天的時(shí)間，