Cadence SiP設(shè)計(jì)工具說明

1、Cadence SiP設(shè)計(jì)工具介紹現(xiàn)有的集成電路與封裝設(shè)計(jì)之間的串行設(shè)計(jì)方法已經(jīng)不能滿足今天的復(fù)雜、頂尖的器件設(shè)計(jì)的成本、性能、以及上市時(shí)間壓力。電氣和物理可行性研究和芯片/封裝設(shè)計(jì)折衷必須在設(shè)計(jì)周期的早期進(jìn)行，也就是在芯片實(shí)現(xiàn)和可能的選項(xiàng)變得極為有限之前。在這一個(gè)階段，考慮物理設(shè)計(jì)選擇對(duì)集成電路的電氣性能的影響是至關(guān)重要的，反過來也一樣。一旦芯片設(shè)計(jì)已經(jīng)最終成型，滿足設(shè)計(jì)要求的負(fù)擔(dān)就落在封裝設(shè)計(jì)人員肩上，一旦發(fā)現(xiàn)封裝難以進(jìn)行，這時(shí)候再要設(shè)計(jì)公司更改版圖已經(jīng)不太可能。允許設(shè)計(jì)者進(jìn)行同步物理和電氣設(shè)計(jì)折衷，能夠確保在盡可能短的時(shí)間內(nèi)，使集成電路滿足它的性能和成本目標(biāo)。而就封裝設(shè)計(jì)本身而言，如何合

2、并邏輯IC、RF IC、無源元件以及機(jī)械部件到一個(gè)單一的襯底并保證產(chǎn)品的性能是最大的挑戰(zhàn)， 具體包括：集成無源元件的專用成型工藝，3D結(jié)構(gòu)驗(yàn)證，復(fù)雜信號(hào)的完整性，電源傳輸性能以及系統(tǒng)級(jí)功能仿真等。也正是基于對(duì)這些設(shè)計(jì)挑戰(zhàn)的充分理解和把握，Cadence-SIP才有能力成為事實(shí)上的工業(yè)標(biāo)準(zhǔn)，被世界上大多數(shù)封裝企業(yè)所采用。Cadence公司的先進(jìn)封裝設(shè)計(jì)工具是一個(gè)可升級(jí)的平臺(tái)，可以完全滿足不同階段的需要。以下我們就這些設(shè)計(jì)工具作簡(jiǎn)要介紹：1. Allegro(R) Design Authoring原理設(shè)計(jì)及輸入Allegro Design Authoring是SiP，MCM，PCB 通用原理圖設(shè)計(jì)

3、及輸入工具。通過協(xié)作式設(shè)計(jì)方法將工作效率最大化。設(shè)計(jì)可以在工作表或模塊層級(jí)上進(jìn)行劃分，每個(gè)設(shè)計(jì)師可以指派一個(gè)或多個(gè)模塊或工作表。不管多少個(gè)設(shè)計(jì)師同時(shí)從事相同設(shè)計(jì)的不同部分都沒有問題，不會(huì)彼此干擾。接著可以將多個(gè)設(shè)計(jì)階段組合起來，然后在Allegro 版圖設(shè)計(jì)工具里進(jìn)行布局。這種同步設(shè)計(jì)法使Allegro Design Authoring用于大型設(shè)計(jì)時(shí)的效率極高。設(shè)計(jì)師可以同時(shí)進(jìn)行主板布局與電路圖設(shè)計(jì)。在Allegro Design Authoring或Allegro 版圖設(shè)計(jì)工具里的任何變動(dòng)可以周期性地合并與同步。Allegro Design Authoring里的Schematic Edit

4、or可用來創(chuàng)建平鋪式或?qū)哟位脑O(shè)計(jì)，而無需進(jìn)入“hierarchical”或“occurence”模式。它提供了一個(gè)交叉參考器，對(duì)電路圖添加參考注釋，實(shí)現(xiàn)已繪制電路圖上便利的網(wǎng)絡(luò)跟蹤。你還可以用Schematic Editor迅速安放多個(gè)分立元件。例如，要安放512個(gè)與512bit總線連接的電阻器，只要將一個(gè)電阻器放在總線上，并指定需要放置512個(gè)這樣的元件，Schematic Editor就會(huì)將512 btis連接到512，大大減少需要安放與展示于設(shè)計(jì)之中的圖形元件的數(shù)量。Allegro Design Authoring點(diǎn)對(duì)點(diǎn)布線器可以很容易地連接兩個(gè)不同記號(hào)上端口，節(jié)省了創(chuàng)建電路圖的時(shí)間。

5、同理，在現(xiàn)有線路中的雙引腳元件的自動(dòng)插入，會(huì)自動(dòng)產(chǎn)生關(guān)聯(lián)的輸入域輸出引腳，同時(shí)跟隨關(guān)聯(lián)的線路名，縮短創(chuàng)建基本電路圖的時(shí)間。不管你是使用有幾百?gòu)垐D紙的平鋪式設(shè)計(jì)，還是有多個(gè)層次的層次化設(shè)計(jì)，Global Navigate可用于瀏覽設(shè)計(jì)中的任何線路或部件，只需輕點(diǎn)鼠標(biāo)即可。Global Find與Replace窗口可用于尋找與替換設(shè)計(jì)中的部件或?qū)傩浴＿@些都可以直接從Allegro PCB Editor或Allegro PCB SI突出顯示。可定制的規(guī)則檢查Allegro Design Authoring用Rules Checker消除了不斷的設(shè)計(jì)迭代，是一種真正全面的驗(yàn)證工具。你可以用它執(zhí)行電子設(shè)

6、計(jì)規(guī)則檢查，檢驗(yàn)草擬標(biāo)準(zhǔn)并糾正屬性名稱、句法與數(shù)值。Rules Checker還包含支持下行處理的規(guī)則、扇入與扇出錯(cuò)誤、加載錯(cuò)誤、功耗要求或成本要求。Rules Checker會(huì)檢查邏輯特性與物理特性之間的排列。此外，它還可以用于指定定制規(guī)則，確保符合您的公司或您的項(xiàng)目特定的設(shè)計(jì)要求。Rules Checker可以用于電路圖、物理網(wǎng)表。它有一個(gè)規(guī)則開發(fā)與調(diào)試環(huán)境用于指定規(guī)則，而且可以在批量模式下運(yùn)行，便于在企業(yè)級(jí)環(huán)境中應(yīng)用。模塊設(shè)計(jì)的設(shè)計(jì)重用多數(shù)設(shè)計(jì)是從其他設(shè)計(jì)開始的，或者重用現(xiàn)有設(shè)計(jì)的大部分內(nèi)容。Allegro Design Authoring給你眾多的重用選擇，你可以為設(shè)計(jì)選擇最有效的方法

7、。舊設(shè)計(jì)、模塊或整個(gè)設(shè)計(jì)的圖紙都可以重用，這樣會(huì)減少重復(fù)工作域錯(cuò)誤。你可以將單張或多張圖紙從一個(gè)設(shè)計(jì)復(fù)制到另一個(gè)設(shè)計(jì)，使用Import Sheet UI，或者只需在不同的設(shè)計(jì)之間復(fù)制/粘貼特殊電路。你可以重用電子約束作為模塊的一部分，或者使用電子約束集（ECSets）。該技術(shù)會(huì)進(jìn)一步方便你創(chuàng)建“重用”模塊，將其放于庫(kù)中，使用于其他設(shè)計(jì)，就像元件一樣。來自各模塊的線路連接、約束和版圖也可以重用。相同的模塊可以在同一個(gè)設(shè)計(jì)中使用多次，無需重命名或復(fù)制。2. Cadence SiP Layout XL SiP版圖設(shè)計(jì)Cadence SiP Layout為SiP設(shè)計(jì)提供了約束和規(guī)則驅(qū)動(dòng)的版圖環(huán)境。它包

8、括襯底布局和布線、IC、襯底和系統(tǒng)級(jí)最終的連接優(yōu)化、制造準(zhǔn)備、整體設(shè)計(jì)驗(yàn)證和流片。該環(huán)境集成了IC/封裝/I/O布局性能、三維晶粒堆疊結(jié)構(gòu)生成與編輯性能。另外，完全的聯(lián)機(jī)設(shè)計(jì)規(guī)則檢查（DRC）可支持層壓、陶瓷、及鍍膜技術(shù)間各種組合的復(fù)雜和獨(dú)特要求。多層倒裝芯片與放射狀任意角襯底布線提供了快速的約束驅(qū)動(dòng)互連創(chuàng)建。主要的優(yōu)點(diǎn)有：² 提供三維晶粒堆棧創(chuàng)建/編輯，以進(jìn)行快速堆棧裝配與優(yōu)化。² 實(shí)現(xiàn)IC、襯底與系統(tǒng)級(jí)IC的I/O填補(bǔ)環(huán)/陣列協(xié)同設(shè)計(jì)與連接優(yōu)化。² 允許IC和襯底間的互連分配和優(yōu)化，以達(dá)到基于信號(hào)完整性和可布線性的最優(yōu)/最少層使用。² 通過倒裝芯片晶

9、粒自動(dòng)布線-破孔，減少冗長(zhǎng)乏味的、耗時(shí)的人工破孔編輯。² 約束導(dǎo)向的HDI設(shè)計(jì)，使用自動(dòng)輔助互動(dòng)布線，加快實(shí)行并減少潛在的錯(cuò)誤。² 包括全面的襯底DFM性能，以獲得快速設(shè)計(jì)制造準(zhǔn)備。² 提供三維設(shè)計(jì)查看器和DRC，以獲得精確的全三維鍵合殼驗(yàn)證、設(shè)計(jì)復(fù)審糾錯(cuò)、以及裝配測(cè)試設(shè)計(jì)文件。² 團(tuán)隊(duì)式設(shè)計(jì)分割，縮短設(shè)計(jì)周期時(shí)間并優(yōu)化設(shè)計(jì)師資源。Ø I/O布局器通過連接分配、I/O布置、及（RDL）布線，IC晶粒抽象I/O布局器提供了BUMP矩陣，I/O填補(bǔ)環(huán)/陣列協(xié)同設(shè)計(jì)的定義和優(yōu)化。它能從設(shè)想創(chuàng)建晶粒的抽象描述，或從數(shù)字IC設(shè)計(jì)團(tuán)隊(duì)（LEF/DEF或OA

10、）載入一個(gè)抽象描述，然后在SiP襯底環(huán)境中優(yōu)化，如同設(shè)計(jì)中的其它IC die一樣或設(shè)計(jì)中其他IC晶粒環(huán)境中對(duì)其進(jìn)行優(yōu)化。該I/O布局器基于Encounter技術(shù)，確保其與芯片設(shè)計(jì)團(tuán)隊(duì)的IC工具百分之百兼容，并能提供完全的IC技術(shù)文檔兼容性.Ø 襯底平面布局該平面布局器針對(duì)不同襯底層級(jí)SiP實(shí)現(xiàn)概念的物理原型和評(píng)估。它提供了一個(gè)完全規(guī)則驅(qū)動(dòng)的、基于連接的功能，確保結(jié)構(gòu)正確的方法。晶粒抽象描述、分立組件、連接和約束數(shù)據(jù)用于建立物理SiP實(shí)現(xiàn)。SiP架構(gòu)師能使用這個(gè)圖形化直觀的編輯工具來構(gòu)建和評(píng)估設(shè)計(jì)的關(guān)鍵部分，如右圖所示。 Ø 三維晶粒堆棧編輯器晶粒堆疊編輯器提供了一個(gè)三維構(gòu)建

11、環(huán)境，用來裝配包含隔離層、插入層及引線鍵合與倒裝芯片等晶粒粘貼方法的復(fù)雜晶粒堆棧。如右圖所示。Ø 3D 查看器Cadence 3D Design Viewer是一個(gè)完全的、可靠的模型三維查看器和三維引線鍵合DRC解決方案，用于復(fù)雜的IC封裝設(shè)計(jì)。它允許用戶查看和研究整個(gè)設(shè)計(jì)、或選定的設(shè)計(jì)子集，如晶粒堆疊或復(fù)雜過孔陣列。它還為跨團(tuán)隊(duì)設(shè)計(jì)審查提供了一個(gè)共用的參考點(diǎn)。如左圖所示。Ø 集成的約束管理該基于電子表格的集成約束管理系統(tǒng)在物理原型和實(shí)現(xiàn)級(jí)別提供了互連約束與拓?fù)浣Y(jié)構(gòu)的定義、應(yīng)用和管理。通過來自Cadence和其他各IC廠商的分層互連拓?fù)淠０?，設(shè)計(jì)人員可以導(dǎo)入約束并將其應(yīng)用到

12、業(yè)界標(biāo)準(zhǔn)的總線協(xié)議，如PCI-Express和DDR2。Ø 襯底編輯器襯底布局和布線編輯器允許封裝版圖設(shè)計(jì)人員基于最終選擇方案來物理實(shí)現(xiàn)一個(gè)SiP設(shè)計(jì)，包括掩膜創(chuàng)建之前的各種級(jí)別的制造準(zhǔn)備。它提供了完全規(guī)則驅(qū)動(dòng)的、基于連接的性能，可確保結(jié)構(gòu)正確的、為全面設(shè)計(jì)和裝配規(guī)則檢查環(huán)境所支持的方法。晶粒抽象描述、分立組件、連接和約束數(shù)據(jù)用于建立物理SiP實(shí)現(xiàn)。這樣封裝版圖設(shè)計(jì)人員就可以使用直觀的圖形化編輯工具來實(shí)現(xiàn)設(shè)計(jì)和做制造準(zhǔn)備。它還支持所有的封裝方法：PGA、LGA、BGA、micro-BGA、芯片級(jí)、及倒裝芯片和引線鍵合粘貼方法。嵌入式、按鈕式的全三維準(zhǔn)靜態(tài)場(chǎng)解算器提供了詳細(xì)、精確的幾何

13、RCL或S-Parameter封裝仿真模型的提取和創(chuàng)建，用于PCB設(shè)計(jì)過程。Ø 組裝規(guī)則檢查（ARC）全面的組裝和制造規(guī)則檢查器提供了超過50種SiP具體檢查。檢查可以成組、單獨(dú)、或以客戶定制的方式進(jìn)行。檢查結(jié)果出現(xiàn)在Constraint Manager DRC標(biāo)簽中，并作為設(shè)計(jì)中的圖形標(biāo)記。Ø 自動(dòng)/交互式引線鍵合新的高效率環(huán)境提供了快速、強(qiáng)大和靈活的鍵合外殼創(chuàng)建和編輯。約束/規(guī)則驅(qū)動(dòng)的、自動(dòng)化的鍵合指陣列布置能與錯(cuò)列晶片焊墊、多重鍵合層、多重鍵合環(huán)、對(duì)稱和非對(duì)稱設(shè)計(jì)結(jié)合使用。對(duì)于單個(gè)或多重晶粒堆棧的快速初始假設(shè)原型，“自動(dòng)鍵合”特性可即時(shí)創(chuàng)建對(duì)稱的包括電源和接地環(huán)的鍵合

14、外殼圖樣。獨(dú)特的推擠式鍵合指編輯可使極端復(fù)雜的鍵合外殼在數(shù)分鐘內(nèi)開發(fā)完成，具備超群的性能和生產(chǎn)力。廣泛的引線鍵合規(guī)則和約束能提供實(shí)時(shí)設(shè)計(jì)反饋，對(duì)所有這些特性進(jìn)行支持。引線鍵合粘貼的晶粒標(biāo)記與電源/接地環(huán)可以快速創(chuàng)建、編輯和優(yōu)化，以提供多重電壓供應(yīng)3. Allegro Sigrity SI BaseSiP & PCB信號(hào)完整性分析工具Allegro Sigrity SI Base技術(shù)能夠解決設(shè)計(jì)密度越來越高，數(shù)據(jù)速率越來越快和產(chǎn)品開發(fā)周期越來越短的問題，幫助設(shè)計(jì)師在整個(gè)設(shè)計(jì)過程中解決高速問題。這種方法可幫助設(shè)計(jì)團(tuán)隊(duì)避免設(shè)計(jì)過程后端耗時(shí)的迭代，讓他們實(shí)現(xiàn)電子性能最大化的同時(shí)，將產(chǎn)品總成本降

15、到最低。它支持IBIS模型標(biāo)準(zhǔn)以及Cadence DML。晶體管級(jí)模型導(dǎo)入向?qū)瓿稍糞PICE仿真器運(yùn)行前的模型校驗(yàn)。此外，拓?fù)渚庉嬈髦杏畜w現(xiàn)生產(chǎn)容限的模型，幫助工程師提高良品率。Allegro Sigrity SI Base技術(shù)通過提供一個(gè)高度集成的設(shè)計(jì)與分析環(huán)境進(jìn)行仿真，避免了設(shè)計(jì)數(shù)據(jù)庫(kù)之間的轉(zhuǎn)換。設(shè)計(jì)師還可以精確解決緊縮的時(shí)序預(yù)算問題，考慮封裝設(shè)計(jì)對(duì)晶粒間整體信號(hào)性能的影響。這種綜合流程對(duì)設(shè)計(jì)師有著巨大的價(jià)值，現(xiàn)在他們可以輕松完成復(fù)雜高速PCB系統(tǒng)進(jìn)行預(yù)布局與布局后期的參數(shù)提取與驗(yàn)證。Allegro Sigrity SI Base包括一個(gè)基于SPICE的模擬器以及強(qiáng)大的宏-建模功能，它

16、組合傳統(tǒng)的基于SPICE的結(jié)構(gòu)化建模的優(yōu)點(diǎn)與行為級(jí)建模的速度。嵌入式場(chǎng)計(jì)算器建模趨膚效應(yīng)、接近/擁擠效應(yīng)，返回路徑電阻和依賴于頻率的電介質(zhì)常數(shù)?；赟PICE的模擬子系統(tǒng)允許用戶為運(yùn)行在千萬比特速度的互連線建模。一個(gè)強(qiáng)壯的建模語(yǔ)言提供遠(yuǎn)超IBIS的可擴(kuò)展能力，用于I/O緩沖器和有損、耦合、依賴于頻率的傳輸線模型，精確預(yù)測(cè)印制電路板布線的分布式行為。Allegro Sigrity SI Base 提供解決方案空間探索環(huán)境。包括針對(duì)那些需要開發(fā)最優(yōu)約束的用戶的最佳環(huán)境。它主要的組件是SigXplorer，圖形化編輯器允許你通過解決方案空間探索開發(fā)約束。SigXplorer是預(yù)布線分的業(yè)界領(lǐng)導(dǎo)者。該

17、工具使你能夠在設(shè)計(jì)過程的早期解決問題，通過使用掃描參數(shù)分析、用戶定義的激勵(lì)與客戶定制的測(cè)量。Allegro Sigrity SI Base 通過約束管理器管理約束驅(qū)動(dòng)設(shè)計(jì)SiP/PCB的過程。允許使用由解決方案空間探索開發(fā)的約束，創(chuàng)建約束驅(qū)動(dòng)的物理版圖過程，避免在設(shè)計(jì)過程的最后階段出現(xiàn)麻煩、耗時(shí)的模擬-修改-模擬迭代。Allegro Sigrity SI Base的SigNoise是對(duì)各種互連線進(jìn)行信噪，串?dāng)_進(jìn)行分析的工具。SigNoise包括了TLsim傳輸線分析器，SigWave波形顯示器。Allegro Sigrity SI Base還包括高速內(nèi)部設(shè)計(jì)套件。縮短帶有高速數(shù)字電路I/O 緩

18、沖器的復(fù)雜器件的內(nèi)部設(shè)計(jì)時(shí)間。Cadence通過引入一個(gè)用于Intel的64位架構(gòu)的套件，率先在1998年提出內(nèi)部設(shè)計(jì)套件的概念，今天在為設(shè)計(jì)者提供這種完整的解決方案方面Cadence已經(jīng)成為業(yè)界的領(lǐng)導(dǎo)。內(nèi)部設(shè)計(jì)套件包含易于模擬的拓?fù)浜皖A(yù)先經(jīng)過驗(yàn)證的模型，還有嵌入在樣板印制電路板文件中的版圖約束使能約束驅(qū)動(dòng)的版圖設(shè)計(jì)流程、教程、文檔、腳本以及其他工具軟件。Allegro Sigrity SI Base支持用于分析和約束的多電路板配置。從母板或者子卡互連到芯片的配置。包括支持拓?fù)涮剿?、布局?guī)劃、以及后布線驗(yàn)證。4. Allegro Sigrity PI Base SiP & PCB電源完

19、整性分析工具Allegro Sigrity PI Base 同時(shí)具備DC與AC電源完整性功能。Allegro PCB PDN Analysis包含靜態(tài)IR壓降（DC）分析技術(shù)，可檢驗(yàn)供電系統(tǒng)是否提供了足夠的電流用于驅(qū)動(dòng)信號(hào)。這種分析會(huì)考慮到回路瓶頸的影響；密集引腳陣列封裝的元件導(dǎo)致的紐扣狀平面；以及電源層與接地層的跡線布線導(dǎo)致的可用銅線的減少。分析中還計(jì)算了連接相同網(wǎng)絡(luò)中多個(gè)接地層的通道。結(jié)果可以在圖形化的電壓降畫面中查看，或者在被標(biāo)記為電流接受器的任何引腳的電壓降報(bào)告中查看?；蛘咴诰€網(wǎng)的任何一點(diǎn)看相對(duì)和絕對(duì)壓降。Allegro Sigrity PI Base電源完整性，這是Allegro P

20、CB/SiP的一個(gè)選件。它獨(dú)特、集成的設(shè)計(jì)與分析環(huán)境使得供電系統(tǒng)的噪音定量與控制不需要再進(jìn)行猜測(cè)。工程師可專注于設(shè)計(jì)，不用苦惱于CAD系統(tǒng)和分析引擎之間的數(shù)據(jù)轉(zhuǎn)換問題。Allegro Sigrity PI Base將可靠的技術(shù)集成到Cadence設(shè)計(jì)和分析環(huán)境中，解決高速設(shè)計(jì)中遇到的電力輸送問題。頻率域仿真可幫助用戶量化供電系統(tǒng)在相關(guān)頻率范圍中的阻抗。此外，退耦電容選擇與布局的有效性可以在時(shí)域中檢驗(yàn)，其中電壓的波動(dòng)可以測(cè)量與優(yōu)化。芯片電流分布會(huì)精確定性Allegro Sigrity PI Base中的目標(biāo)阻抗。此外，芯片上的電容與來自封裝的阻抗，或者封裝與晶粒供電模型，可以被指派到電路板上二維

21、層結(jié)構(gòu)的任意位置，以執(zhí)行頻率或時(shí)域仿真。5. Allegro Sigrity Package Assessment and Extraction Option 封裝寄生參數(shù)提取軟件Allegro Sigrity Package Assessment and Extraction Option是專用的IC封裝模型提取和分析工具，而IC封裝模型對(duì)于系統(tǒng)級(jí)的信號(hào)完整性(SI)和電源完整性(PI)的精確分析尤為重要。相比較于同類工具，Allegro Sigrity Package Assessment and Extraction Option的IBIS RLC電路模型或?qū)拵PICE電路模型提取都具

22、有無可比擬的性能優(yōu)勢(shì)(通常快10倍以上)。Allegro Sigrity Package Assessment and Extraction Option可以和Cadence SiP Layout 和Allegro® Package Designer轉(zhuǎn)換數(shù)據(jù)。可以準(zhǔn)確快速評(píng)估信號(hào)和電源完整性問題的可行性。模型提取功能提供獨(dú)特的全封裝模式提取，精度達(dá)到多千兆赫茲頻率范圍。Allegro Sigrity Package Assessment and Extraction Option基于全波仿真算法提供無可比擬的寬帶電路模型，其優(yōu)化的多階電路模型為用戶提供獨(dú)一無二的精度和高度壓縮的模型大

23、小。獨(dú)特的封裝模型電性能評(píng)估引擎使用戶可快速發(fā)現(xiàn)和定位潛在的設(shè)計(jì)問題，強(qiáng)大的封裝結(jié)構(gòu)(如單芯片封裝、多芯片封裝MCP以及系統(tǒng)級(jí)封裝SiP等、Flip-chip/Wirebond封裝等)支持能力使得用戶可快速提取全封裝或部分網(wǎng)絡(luò)的電路模型。Allegro Sigrity Package Assessment and Extraction Option內(nèi)嵌含以下主要功能模塊：Sigrity XtractIM 封裝模型提取3DFEM 3維電磁場(chǎng)分析提取PowerDC 電熱一體分析工具 Sigrity XtractIM 封裝模型提取XtractIM 針對(duì)IC封裝的RLC電路模型提取和評(píng)估，具有同類工具

24、10倍以上的速度優(yōu)勢(shì)和無可比擬的全波精度，支持獨(dú)一無二的優(yōu)化寬帶多階電路模型。Sigrity XtractIM 是專用的IC封裝模型提取和分析工具，而IC封裝模型對(duì)于系統(tǒng)級(jí)的信號(hào)完整性(SI)和電源完整性(PI)的精確分析尤為重要。相比較于同類工具，XtractIM的IBIS RLC電路模型或?qū)拵PICE電路模型提取都具有無可比擬的性能優(yōu)勢(shì)(通?？?0倍以上)。XtractIM 基于全波仿真算法提供無可比擬的寬帶電路模型，其優(yōu)化的多階電路模型為用戶提供獨(dú)一無二的精度和高度壓縮的模型大小。獨(dú)特的封裝模型電性能評(píng)估引擎使用戶可快速發(fā)現(xiàn)和定位潛在的設(shè)計(jì)問題，強(qiáng)大的封裝結(jié)構(gòu)(如單芯片封裝、多芯片封裝

25、MCP以及系統(tǒng)級(jí)封裝SiP等、Flip-chip/Wirebond封裝等)支持能力使得用戶可快速提取全封裝或部分網(wǎng)絡(luò)的電路模型。主要功能還包括· 為系統(tǒng)級(jí)分析提供IC封裝設(shè)計(jì)指導(dǎo)和精確驗(yàn)證模型· 產(chǎn)生耦合的標(biāo)準(zhǔn)IBIS RLGC電路模型· 產(chǎn)生Pi-或T-電路格式的單階SPICE RLGC模型· 產(chǎn)生優(yōu)化的寬帶多階SPICE電路模型· 支持封裝結(jié)構(gòu)電性能的評(píng)估和檢查，支持RLC電參數(shù)的可視化顯示· 支持單芯片或多芯片封裝(MCP)設(shè)計(jì)，如Flip-chip,Wirebond, BGA以及Leadframe· 支持全封裝或有限

26、網(wǎng)絡(luò)的電路模型提取· 支持系統(tǒng)級(jí)信號(hào)完整性(SI)/電源完整性(PI)分析· 界面友好，易于使用，尤其適用用封裝設(shè)計(jì)人員和新手· 比同類工具的RLC模型提取通常快10倍以上· 三維全波引擎保證其精確的模型提取能力· 廣泛的IC封裝和系統(tǒng)級(jí)封裝(SiP)支持接口· 獨(dú)特的封裝模型電性能評(píng)估和圖形化顯示能力幫助用戶快速評(píng)估潛在的設(shè)計(jì)風(fēng)險(xiǎn)并加以避免· 靈活的Pin-Group選項(xiàng)使用戶可自由掌握模型規(guī)模；支持完整封裝設(shè)計(jì)的全模型提取，支持無源器件模型的自由鏈接 支持非對(duì)稱Pi-或T-電路模型拓?fù)?，精確模擬信號(hào), 電源和地之間的相互

27、耦合· 支持寬帶SPICE電路模型提取，其全波仿真引擎確保電路模型可驗(yàn)證的仿真精度· 支持可壓縮的寬帶電路模型（通常是S參數(shù)模型大小的2%左右），大大提高時(shí)域仿真的效率· 靈活的2D/3D顯示模式， 表格化的結(jié)果輸出和打印3DFEM 3維電磁場(chǎng)分析提取Allegro Sigrity Package Assessment and Extraction Option內(nèi)嵌3DEM提分析工具供快速，精確的全波頻率的IC封裝和印刷電路板為基礎(chǔ)的分析，全波動(dòng)態(tài)電磁分析與專利技術(shù)，考慮到多層電路板結(jié)構(gòu)中的各種相互作用；三維有限元全波EM模塊已建成的2層電路板和更復(fù)雜的信號(hào)/電源

28、/接地結(jié)構(gòu)EM分析和S參數(shù)提取。三維有限元模塊具有與PowerSI相同的易于使用的圖形用戶界面主要功能還包括· 提供快速高精度全波段分析· 進(jìn)行多層結(jié)構(gòu)的動(dòng)態(tài)全波電磁場(chǎng)分析· 完美處理各種復(fù)雜結(jié)構(gòu)及2層板結(jié)構(gòu)· 得到高精度的低頻段仿真結(jié)果· 與PowerSI緊密結(jié)合，方便上手· 特有仿真流程，快速完成仿真設(shè)置· 特有的自適應(yīng)Mesh方式加快仿真速度· 仿真速度比同類工具快10倍以上PowerDC 電熱一體分析工具 Allegro Sigrity Package Assessment and Extraction O

29、ption內(nèi)嵌電熱一體分析工具 PowerDC。PowerDC是高效準(zhǔn)確的電熱一體分析工具。集成的電熱混合仿真引擎給設(shè)計(jì)人員提供了準(zhǔn)確的設(shè)計(jì)指導(dǎo)，并降低了制造成本，縮減設(shè)計(jì)流程。PowerDC基于電磁場(chǎng)理論求出電源/地平面上的電壓分布、電流密度的矢量分布，過孔電流和電阻。全新的FEM仿真引擎在仿真精度和效率上有了很大的提升。其精細(xì)的三角形網(wǎng)格剖分比其他工具采用的矩形網(wǎng)格在計(jì)算結(jié)果和顯示精度上要先進(jìn)很多，另外特有的快速算法使工具即使在仿真大型PCB時(shí)也僅需數(shù)分鐘的時(shí)間。管理系統(tǒng)級(jí)的IR Drop分析如今的供電電壓越來越低，另一方面工作電流卻越來越大，這使得IR Drop分析成為高性能封裝和PCB設(shè)計(jì)中的重要一步。PowerDC是一個(gè)操作非常簡(jiǎn)單的，確保ASIC芯片獲得穩(wěn)定直流供電的工具。而且根據(jù)5或更低噪聲容限的要求，設(shè)計(jì)人員發(fā)現(xiàn)有效的控制直流損耗可以更好的滿足交流噪聲的容限值。PowerDC通過對(duì)整個(gè)PDS系統(tǒng)快速準(zhǔn)確的IR Drop分析可以實(shí)現(xiàn)對(duì)每個(gè)器件端對(duì)端的電壓控制。仿真結(jié)果可以靈活顯示并用于確認(rèn)布局布線后的DRC檢查。PowerDC采用了