RS觸發(fā)器的設(shè)計

1、課 程 設(shè) 計 報 告課程名稱 數(shù)字邏輯課程設(shè)計 課 題 RS觸發(fā)器的設(shè)計 專 業(yè) 計算機科學與技術(shù) 班 級 0902 學 號 200903010225 姓 名 田鵬 指導教師 劉洞波 鄧作杰 陳多 2011年 01月 09日課程設(shè)計任務(wù)書課程名稱 數(shù)字邏輯課程設(shè)計 課 題 RS觸發(fā)器的設(shè)計 專業(yè)班級 計算機科學與技術(shù) 學生姓名 田鵬 學 號 200903010225 指導老師 劉洞波 鄧作杰 陳多 審 批 劉洞波 任務(wù)書下達日期： 2011年 01月 09日任務(wù)完成日期： 2011年 01月 21日一、設(shè)計內(nèi)容與設(shè)計要求1設(shè)計內(nèi)容：本課程是一門專業(yè)實踐課程，學生必修的課程。其目的和作用是使學

2、生能將已學過的數(shù)字電子系統(tǒng)設(shè)計、VHDL程序設(shè)計等知識綜合運用于電子系統(tǒng)的設(shè)計中，掌握運用 VHDL或者Verilog HDL設(shè)計電子系統(tǒng)的流程和方法，采用Quartus II等工具獨立應(yīng)該完成1個設(shè)計題目的設(shè)計、仿真與測試。加強和培養(yǎng)學生對電子系統(tǒng)的設(shè)計能力,培養(yǎng)學生理論聯(lián)系實際的設(shè)計思想，訓練學生綜合運用數(shù)字邏輯課程的理論知識的能力，訓練學生應(yīng)用Quartus II進行實際數(shù)字系統(tǒng)設(shè)計與驗證工作的能力，同時訓練學生進行芯片編程和硬件試驗的能力。題目一 4線-16線譯碼器電路設(shè)計；題目二 16選1選擇器電路設(shè)計；題目三 4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計題目四 10線-4線優(yōu)先編碼器的設(shè)計

3、題目五 8位全加器的設(shè)計題目六 RS觸發(fā)器的設(shè)計；題目七 JK觸發(fā)器的設(shè)計；題目八 D觸發(fā)器的設(shè)計；題目九 十進制同步計數(shù)器的設(shè)計；題目十 T觸發(fā)器的設(shè)計；每位同學根據(jù)自己學號除以10所得的余數(shù)加一，選擇相應(yīng)題號的課題。參考書目1EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞清華大學出版社978-7-302-22416-72010TP312VH/362VHDL 電路設(shè)計技術(shù)王道憲賀名臣劉偉國防工業(yè)出版社7-118-03352-92004TN702/623VHDL 實用技術(shù)潘松,王國棟7-810657-81065-290-72000TP312VH/14VHDL 語言100 例詳解北京理工

4、大學ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V6VHDL程序設(shè)計教程邢建平曾繁泰清華大學出版社7-302-11652-02005TP312VH/27/37VHDL電路設(shè)計雷伏容清華大學出版社7-302-14226-22006TN702/1852設(shè)計要求：l 課程設(shè)計報告規(guī)范課程設(shè)計報告應(yīng)包含如下幾個部分1) 功能描述說明設(shè)計器件的功能，包括真值表（功能表），函數(shù)表達式，邏輯電路圖2) 詳細設(shè)計按照VHDL語言開發(fā)流程寫出整個開發(fā)過程，可以根據(jù)如下步驟適當導

5、出程序，程序界面截圖到課程設(shè)計報告對應(yīng)模塊。3) 調(diào)試分析以及設(shè)計體會a.仿真或程序下載調(diào)試（附界面截圖）。b.設(shè)計過程中遇到的問題以及解決問題的方法。c.課程設(shè)計過程經(jīng)驗教訓、心得體會。4) 書寫格式見附帶說明。5) 附錄a.參考書目b.源程序清單（帶注釋）l 考核方式指導老師負責驗收程序的運行結(jié)果，并結(jié)合學生的工作態(tài)度、實際動手能力、創(chuàng)新精神和設(shè)計報告等進行綜合考評，并按優(yōu)秀、良好、中等、及格和不及格五個等級給出每位同學的課程設(shè)計成績。具體考核標準包含以下幾個部分：1) 平時出勤 （占10%）2) 系統(tǒng)需求分析、功能設(shè)計、數(shù)據(jù)結(jié)構(gòu)設(shè)計及程序總體結(jié)構(gòu)合理與否（占10%）3) 程序能否完整、準

6、確地運行，個人能否獨立、熟練地調(diào)試程序（占40%）4) 設(shè)計報告（占30%）5) 注意：不得抄襲他人的報告（或給他人抄襲），一旦發(fā)現(xiàn)，成績?yōu)榱惴帧?) 獨立完成情況（占10%）。l 課程設(shè)計驗收要求1) 運行所設(shè)計的系統(tǒng)。2) 回答有關(guān)問題。3) 提交課程設(shè)計報告紙質(zhì)稿。4) 提交源程序、設(shè)計報告文檔電子稿。5) 依內(nèi)容的創(chuàng)新程度，完善程序情況及對程序講解情況打分。二、進度安排上機時間：十九周周二 8:00-12:00十九周周三 8:00-12:00二十周周一 14:00-18:00附帶說明：課程設(shè)計報告裝訂順序：封面、任務(wù)書、目錄、正文、評分、附件（程序清單）。 正文的格式:一級標題用3號黑

7、體,二級標題用四號宋體加粗,正文用小四號宋體;行距為22。正文的內(nèi)容:一、課題的主要功能；二、詳細設(shè)計；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原代碼，要求對程序?qū)懗霰匾淖⑨專?。正文總字?shù)要求在5000字以上（不含程序原代碼）。目錄1) 功能描述 72) 詳細設(shè)計83) 調(diào)試分析以及設(shè)計體會144) 書寫格式195) 附錄19一、 功能描述1RS觸發(fā)器有兩個穩(wěn)定狀態(tài),Qn為觸發(fā)器的原狀態(tài),Qn+1為觸發(fā)器的次態(tài),R為置0端,S為置1端.2基本RS觸發(fā)器具有置位、復(fù)位和保持（記憶）的功能； 3基本RS觸發(fā)器的觸發(fā)信號是低電平有效，屬于電平觸發(fā)方式； 4基本RS觸發(fā)器存在約束條件（R+S=1

8、），由于兩個與非門的延遲時間無法確定；當R=S=0時，將導致下一狀態(tài)的不確定。 5當輸入信號發(fā)生變化時，輸出即刻就會發(fā)生相應(yīng)的變化，即抗干擾性能較差。 同步RS 觸發(fā)器（時鐘脈沖控制的RS 觸發(fā)器） 1)、真值表2)、函數(shù)表達式3)、邏輯電路圖它由兩個與非門的輸入輸出交叉連接而成,如下圖:二、詳細設(shè)計1、打開Quartus軟件，建立一個新的工程： 1）單擊菜單FileNew Project Wizard. 2) 輸入工程的路徑、工程名以及頂層實體名。 3）單擊Next按鈕，本實驗沒有包含已有文件，單擊Next按鈕。 4）設(shè)置我們的器件信息。 5）單擊Next 2、 建立VHDL文件： 1）單擊

9、FileNew菜單項，選擇彈出窗口中的VHDL File項，單擊OK按鈕以建立打開空的VHDL文件。 2）在編輯窗口輸入VHDL源文件并保存實體名，文件名必須和保存的頂層實體名必須一致。 3）編譯工程單擊Processing/Start Compliation開始編譯，編譯過程可能出現(xiàn)若干錯誤信息，參考提示原因改正程序直到完全正確能夠進行編譯為止。 3、 建立矢量波形文件 1）單擊File/New命令，在彈出的窗口中找到 other file中的Vactoe Waveform File項打開矢量波形窗口。 2）雙擊窗口左邊的空白區(qū)域，單擊Edit/End Time設(shè)置時鐘頻率，單擊Edit/I

10、nsert Node and Bus對話框。 3）單擊Node Finder 按鈕，打開以下對話框，選擇Filter下列表中的Pins:all，并點擊List按照以下列出的所有端口，通過按鈕把這些端口 加入到右面的窗口中，單擊OK完成端口的添加4）回到波形編輯窗口，對所有輸入端口設(shè)置輸入波形，具體可以通過左邊的工具欄，或通過對信號的單擊鼠標喲見的彈出式菜單中完成操作，最后保存次波形文件。 4、進行功能仿真 1）單擊AssignmentsSettings.,在彈出對話框?qū)imiulation mode 設(shè)置為Functional,即功能仿真。指定仿真波形文件后單擊OK完成設(shè)置。 2）單擊Pro

11、cessingGenetate Functional Simulation Netlist以獲得功能仿真網(wǎng)絡(luò)表。 3）單擊ProcessingStart Simulation進入仿真頁面。 5、進入時序仿真 如果功能仿真無誤，可以進入時序仿真，時序仿真是增加了相關(guān)延遲的仿真，是最接近實際情況的仿真。1） 單擊AssignmentsSettings,在彈出對話框中將Simulation mode設(shè)置為Timeing即時仿真。指定仿真波形文件后單擊OK完成設(shè)置。2） 單擊ProcessingStart Simulation進入到仿真界面。 6、器件的下載指定器件引腳：1） 單擊Assignment

12、sAssingnments Plns 為每一個引腳賦值。2） 賦值后，重新編繹，形成編程文件。3） 編程器件通過電纜與電腦相連，進行下載到芯片。按照VHDL語言開發(fā)流程寫出整個開發(fā)過程，可以根據(jù)如下步驟適當導出程序，程序界面截圖到課程設(shè)計報告對應(yīng)模塊。1新建工程，工程管理：2.源文件輸入-VHDL程序或原理圖的設(shè)計，Alter內(nèi)嵌模塊的調(diào)用（對CPLD而言，只有MAXII還有內(nèi)嵌模塊可以調(diào)用）3.綜合，編譯-檢查語法錯誤，連接錯誤，生成綜合后網(wǎng)表：4.功能仿真-綜合后的功能仿真，簡單的管腳分配，I/O特性約束，簡單的時序約束。三、調(diào)試分析以及設(shè)計體會1)仿真1.準備網(wǎng)表文件及測試向量文件2.指

13、定模擬終止時間：3.引入欲觀察的結(jié)點：4.在結(jié)點查找器中尋找結(jié)點：5.編輯輸入激勵波形信號：6.執(zhí)行模擬：2) 設(shè)計過程中遇到的問題以及解決問題的方法。在設(shè)計過程中，出現(xiàn)的問題有：1.對VHDL編程語言不熟及quartus II軟件不熟，對編程下載到芯片感到陌生。經(jīng)過老師的指教，及同學的幫助，漸漸地能夠運用起來了2.那個源程序出了出現(xiàn)了三個錯誤及15個警告，從頭來過后，發(fā)現(xiàn)是頂層文件名與編程名不同， 3) 課程設(shè)計過程經(jīng)驗教訓、心得體會。 數(shù)電課程設(shè)計是培養(yǎng)學生綜合運用所學知識,發(fā)現(xiàn),提出,分析和解決實際問題,鍛煉實踐能力的重要環(huán)節(jié),是對學生實際工作能力的具體訓練和考察過程.回顧起此次課程設(shè)計

14、，至今我仍感慨頗多，的確，在短短的一個星期的日子里，可以說得是苦多于甜，但是可以學到很多很多的的東西，同時不僅可以鞏固了以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次數(shù)電課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做數(shù)電課程設(shè)計，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 這次數(shù)電課程設(shè)計終于順利完成了，在設(shè)計中遇到

15、了很多問題，最后在老師的辛勤指導下，終于游逆而解。同時，在劉老師的身上我學得到很多實用的知識?？傮w來說,這次實習我受益匪淺.在摸索該如何設(shè)計程序使之實現(xiàn)所需功能的過程中,特別有趣,培養(yǎng)了我的設(shè)計思維,增加了實際操作能力.在讓我體會到了設(shè)計的艱辛的同時,更讓我體會到成功的喜悅和快樂. 這次數(shù)電課程設(shè)計,雖然短暫但是讓我得到多方面的提高：提高了我們的邏輯思維能力，使我們在邏輯電路的分析與設(shè)計上有了很大的進步。加深了我們對組合邏輯電路與時序邏輯電路的認識，進一步增進了對一些常見邏輯器件的了解。另外，我們還更加充分的認識到，數(shù)字電路這門課程在科學發(fā)展中的至關(guān)重要性；查閱參考書的獨立思考的能力以及培養(yǎng)非

16、常重要，我們在設(shè)計電路時，遇到很多不理解的東西，有的我們通過查閱參考書弄明白，有的通過網(wǎng)絡(luò)查到；相互討論共同研究也是很重要的。 四、書寫格式 正文的格式:一級標題用3號黑體,二級標題用四號宋體加粗,正文用小四號宋體;行距為22。五、附件參考書目1EDA技術(shù)與VHDL程序開發(fā)基礎(chǔ)教程雷伏容,李俊,尹霞清華大學出版社978-7-302-22416-72010TP312VH/362VHDL 電路設(shè)計技術(shù)王道憲賀名臣劉偉國防工業(yè)出版社7-118-03352-92004TN702/623VHDL 實用技術(shù)潘松,王國棟7-810657-81065-290-72000TP312VH/14VHDL 語言100

17、 例詳解北京理工大學ASIC研究所7-9006257-900625-02-X1999TP312VH/35VHDL編程與仿真王毅平等人民郵電出版社7-115-08641-9200073.9621/W38V6VHDL程序設(shè)計教程邢建平曾繁泰清華大學出版社7-302-11652-02005TP312VH/27/37VHDL電路設(shè)計雷伏容清華大學出版社7-302-14226-22006TN702/185源程序清單:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS_clk IS PORT( S,R,res :IN std_logic; Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk IS signal sel1,sel2: std_logic;BEGIN process(res,sel1,sel2) begin if res=0 then sel1=0;