基于FPGA多功能頻率計設計

1、 大 學 畢 業(yè) 論 文 （設 計）基于FPGA的多功能頻率計的設計學 生： 學 號： 指導老師： 專 業(yè)：通信工程 完成年月：2013年06月 （此頁封面用統(tǒng)一模板，到時會通知學生）目錄摘要3Abstract4第一章 緒論51.1 研究背景及意義51.2 論文的研究內(nèi)容及結(jié)構(gòu)安排5第二章 頻率測量原理概述72.1 開發(fā)平臺及FPGA/CPLD簡介72.1.1 Quartus II簡介72.1.2 FPGA/CPLD簡介72.2 數(shù)字頻率計工作原理概述82.3 測頻方法及誤差分析102.3.1 常用測頻方案102.3.2 等精度測頻原理112.3.3 誤差分析122.4 本章小結(jié)13第三章 等

2、精度頻率計的系統(tǒng)設計與功能仿真143.1 系統(tǒng)的總體設計143.2 信號源模塊163.2.1 預分頻163.2.2 分頻模塊173.3 按鍵控制模塊193.4 測頻控制信號模塊203.5 鎖存器213.6 計數(shù)器模塊223.7 周期模塊233.8 顯示模塊263.8.1 數(shù)據(jù)選擇器263.8.2 數(shù)碼管顯示驅(qū)動263.9 本章小結(jié)27第四章 總體設計驗證28第五章 總結(jié)與展望30致謝31參考文獻32附錄 文獻翻譯33英文文獻133英文文獻237譯文1 頻率調(diào)制39譯文2 振幅鍵控4346摘要數(shù)字頻率計是一種基本的測量儀器。本設計根據(jù)等精度的測量原理進行設計，克服了傳統(tǒng)的頻率計的測量精度隨被測信

3、號頻率的變動而改變的缺點。等精度的測量方法在具有較高測量精度的同時，在整個頻率區(qū)域保持有恒定的測試精度。本文論述了利用FPGA/CPLD進行頻率測量技術，設計了一個8位數(shù)字顯示的等精度頻率計。它采用Verilog/VHDL硬件描述語言編寫程序，在Quartus II軟件開發(fā)集成環(huán)境下進行仿真，包括設計輸入、編譯、軟件仿真、下載和硬件仿真等全過程。軟件設計模塊分為被測信號、頻率測量、周期測量、數(shù)碼管顯示共四個模塊。硬件采用Altera公司的Cyclone II開發(fā)板EP2C8Q208C8N，系統(tǒng)時鐘為50MHZ，該頻率計的頻率測量范圍為15HZ-10MHZ。經(jīng)過仿真下載驗證,能夠?qū)崿F(xiàn)等精度測頻率

4、和周期的功能，證明該設計方案切實可行。關鍵詞：數(shù)字頻率計，F(xiàn)PGA/CPLD，Verilog/VHDL語言AbstractDigital Frequency Meter is a basic measuring instrument. According to the principle of equal precision measurement， this design overcomes the shortcomings of the traditional frequency meter measurement, whose accuracy changes with the meas

5、ured signal frequency. Methods such as precision measurements with its high accuracy, while the entire frequency region to maintain a constant precision.This article discusses frequency measurement technology using FPGA / CPLD, and completes the design of an 8-bit digital precision frequency meter.

6、It based on Verilog / VHDL description of a programming language under Quartus simulation environment. It is divided into four modules: the measured signal, frequency measurement, period measurement, digital display. Hardware design uses the development board EP2C8Q208C8N manufactured by Alteras Cyc

7、lone II. Its system clock is 50MHZ. This frequency meters frequency measurement ranges from 15HZ to 10MHZ. This design includes the whole process of input, compilation, software simulation, downloads, and hardware simulation. Precision frequency and period measuring is achieved through simulation do

8、wnload, which demonstrates that the design scheme is practicable.Key words: Digital frequency meter, FPGA/CPLD，Verilog/VHDL.第一章 緒論1.1 研究背景及意義頻率是電信號中重要的物理量，在電子、通信系統(tǒng)中，信號的頻率穩(wěn)定度決定了整個系統(tǒng)的性能的穩(wěn)定度，因此系統(tǒng)設計的重要內(nèi)容是能準確測量信號的頻率。頻率計是計算機、通信設備和儀器儀表等諸多領域中不可缺少的測量儀器。隨著現(xiàn)代數(shù)字電子技術的進一步發(fā)展，頻率已成為電子測量技術中最基本最常見的測量數(shù)據(jù)之一,數(shù)字頻率計及其設計也越來越

9、廣泛的受到關注。FPGA是在PAL,GAL等邏輯器件基礎上發(fā)展起來的新型高性能可編程邏輯器件，同以往的可編程邏輯器件相比，F(xiàn)PGA的規(guī)模較大，集成度較高，適用于高速、高密度的高端數(shù)字邏輯電路設計領域。傳統(tǒng)的數(shù)字頻率計一般由分離的單個元件連接而成，傳統(tǒng)數(shù)字頻率計的測量范圍、精度和速度受到的限制性比較大。單片機的發(fā)展與應用改良了一些不利因素，但由于單片機性能本身也受到其工作頻率及內(nèi)部計數(shù)器位數(shù)等因素的影響，因此數(shù)字頻率計的穩(wěn)定性方面沒有得到突破性的進展。隨著可編程邏輯器件FPGA技術的發(fā)展, 將大量的不同的邏輯功能集成于單個器件中，根據(jù)不同的需要提供的門數(shù)范圍從幾百門到上百萬門，從根本上解決了單片

10、機的先天性限制問題?；贔PGA的數(shù)字頻率計不僅在集成度方面遠遠超過了傳統(tǒng)的數(shù)字頻率計，而且在基準頻率及精度等外部條件允許的情況下，根據(jù)不同需要對精度和頻率范圍，只需對硬件描述語言進行一定的改動，即可達到更改系統(tǒng)的精度和頻率范圍的目的。這種對硬件描述語言的改變很少涉及到硬件電路的大范圍改動，因此降低了系統(tǒng)的整體造價。在現(xiàn)代數(shù)字電路設計中，采用FPGA結(jié)合硬件描述語言可以設計出各種復雜的時序和邏輯電路，具有設計靈活、可編程和高性能等優(yōu)點。本文將介紹一種以FPGA為控制核心，根據(jù)等精度測頻原理，能夠?qū)崿F(xiàn)顯示被測頻率信號頻率和周期的數(shù)字頻率計的設計。1.2 論文的研究內(nèi)容及結(jié)構(gòu)安排 本文主要內(nèi)容如下

11、：第一章，為本設計的緒論，交代了數(shù)字頻率計的研究背景及現(xiàn)狀；另介紹了本論文的研究內(nèi)容及結(jié)構(gòu)安排。第二章，介紹了數(shù)字頻率計的工作原理，對比了直接測頻法、直接測周法實現(xiàn)的頻率計的優(yōu)缺點，并介紹等精度頻率測量的理論基礎和設計方案。第三章，等精度頻率計FPGA的系統(tǒng)設計。開發(fā)板EP2C8Q208C8N介紹，頻率計總體設計，信號源模塊，計數(shù)器模塊，周期模塊，顯示模塊設計過程，并且給出它們的封裝圖形和仿真結(jié)果。第四章，總體設計驗證。通過把設計下載到開發(fā)板上，并實際用于頻率周期測量，從而發(fā)現(xiàn)設計的不足和錯誤之處并加以改正。第五章，本次畢業(yè)設計的總結(jié)與展望。第二章 頻率測量原理概述2.1 開發(fā)平臺及FPGA/

12、CPLD簡介2.1.1 Quartus II簡介Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應商之一。它提供了一種與結(jié)構(gòu)無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera的Quartus II提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是單芯片可編程系統(tǒng)（SOPC）設計的綜合性環(huán)境和SOPC開發(fā)的基本設計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成組合環(huán)境。Quartus II設計工具完全支持VHDL、Verilog的設計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜

13、合器。Quartus II也可利用第三方的綜合工具。同樣，Quartus II具備仿真功能，同時也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。Quartus II編譯器支持的硬件描述語言有VHDL、Verilog HDL及AHDL(Altera HDL)。Quartus II支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與HDL混合輸入設計的問題。在設計輸入之后，Quartus II的編譯器將給出設計輸入的

14、錯誤報告。QuartusII作為目前CPLD/FPGA開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。2.1.2 FPGA/CPLD簡介FPGA和CPLD都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門。復雜可編程邏輯器件CPLD是由PAL ( Programmable Array Logic，可編程數(shù)組邏輯)或GAL ( Generic Array Logic，通用數(shù)組邏輯)發(fā)展而來的。它采用全局金屬互連導線，因而具有較大的延時可預測性，易于控制時序邏輯；但功耗比較大?，F(xiàn)場可編程門陣列(FPGA)既有門陣列的高邏輯密度和通用性，又

15、有可編程邏輯器件的用戶可編程特性。FPGA通常由布線資源分隔的可編程邏輯單元(或宏單元)構(gòu)成數(shù)組，又由可編程I/O單元圍繞數(shù)組構(gòu)成整個芯片。其內(nèi)部資源是分段互聯(lián)的，因而延時不可預測，只有編程完畢后才能實際測量。FPGA/CPLD的主要優(yōu)點如下：編程方式簡便、先進。FPGA/CPLD產(chǎn)品越來越多地采用了先進的 IEEE1149.1邊界掃描測試(BST)技術和 ISP(在系統(tǒng)配置編程方式)。在+5 V工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD進行全部或部分地在系統(tǒng)編程，并可進行多芯片串行編程，對于SRAM結(jié)構(gòu)的FPGA，其下載編程次數(shù)幾乎沒有限制。這種編程方式可輕易地實現(xiàn)紅外編程、超

16、聲編程或無線編程，或通過電話線遠程在線編程。這些功能在工控、智能儀器儀表、通訊和軍事上有特殊用途。高速。FPGA/CPLD的時鐘延遲可達納秒級，結(jié)合其并行工作方式，在超高速應用領域和實時測控方面有非常廣闊的應用前景。高可靠性。FPGA/CPLD的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。開發(fā)工具和設計語言標準化，開發(fā)周期短。由于FPGA/CPLD的集成規(guī)模非常大，集成度可達數(shù)百萬門。因此，F(xiàn)PGA/ CPLD的設計開發(fā)必須利用功能強大的EDA工具，通過符合國際標準的硬件描述語言(如VHDL或 Verilog-HDL)來進行電子系統(tǒng)設計和產(chǎn)品開發(fā)。由于

17、開發(fā)工具的通用性、設計語言的標準化以及設計過程幾乎與所用的FPGA/ CPLD器件的硬件結(jié)構(gòu)沒有關系，所以設計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號的FPGA/ CPLD中，由此還可以以知識產(chǎn)權(quán)的方式得到確認，并被注冊成為所謂的IP芯核，從而使得片上系統(tǒng)的產(chǎn)品設計效率大幅度提高。由于相應的EDA軟件功能完善而強大，仿真方式便捷而實時，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時間內(nèi)完成十分復雜的系統(tǒng)設計，這正是產(chǎn)品快速進入市場的最寶貴的特征。功能強大，應用廣闊。目前，F(xiàn)PGA/ CPLD可供選擇范圍很大，可根據(jù)不同的應用選用不同容量的芯片。2.2

18、數(shù)字頻率計工作原理概述 頻率計又稱頻率計數(shù)器，是一種專門對被測信號頻率進行測量的電子測量儀器。其最基本的工作原理為：當被測信號在特定時間段T內(nèi)的周期個數(shù)為N時，則可以得出被測信號的頻率f=N/T 。 本設計中的數(shù)字頻率計的設計原理實際上是測量被測信號在單位時間(1s)內(nèi)的周期數(shù)。這種方法免去了實際測量前的預測，節(jié)省了劃分頻段所用的時間，克服了原來高頻段采用測頻模式而低頻段采用測周期模式的測量方法中存在換擋而導致的測量速度慢的缺點。在設計中用一個標準的基準時鐘，在單位時間(1s)里對被測信號的脈沖數(shù)進行計數(shù)，計數(shù)結(jié)果即為信號的頻率。但由于閘門信號的起始和結(jié)束時刻對于信號來說是隨機的，這就會產(chǎn)生一

19、個脈沖周期的量化誤差，它直接影響頻率測量的精度。測量結(jié)果的準確度()分析：設待測信號周期為Tx，頻率為Fx，當測量時間為T=1s時，則測量準確度為=Tx/T=1/Fx。由上式可知直接測頻法的準確度與待測信號頻率有關：當待測信號頻率較高時，測量準確度較高；反之亦然。因此直接測頻法只適合測量頻率較高的待測信號，測量精度隨著待測信號頻率的變化而變化，不能滿足在整個測量頻段內(nèi)的測量精度保持不變的要求。為克服低頻段測量的誤差偏大的問題，設計中采用D觸發(fā)器對門控信號和被測信號對計數(shù)器的使能信號進行調(diào)整，使得門控信號即計數(shù)器的工作時間不是固定值，其值恰好等于待測信號的完整周期數(shù)，大大提高了準確度的穩(wěn)定性，也

20、就是等精度的關鍵。當門控信號為1時，使能信號并不為1，只有被測信號的上升沿到來時，使能端才開始發(fā)送有效信號，計數(shù)器開始計數(shù)。當門控信號變?yōu)?時，使能信號并不是立即改變，而是當被測信號的下一個上升沿到來時才變?yōu)?，計數(shù)器停止計數(shù)。因此測量誤差最多為一個標準時鐘周期，從而實現(xiàn)了等精度頻率計的設計。下面介紹如何計算每秒鐘內(nèi)待測信號脈沖個數(shù)。首先計數(shù)使能信號TSTEN產(chǎn)生一個1秒脈寬的周期信號，并對頻率計計數(shù)部分的8個十進制計數(shù)器cnt10的ENA使能端進行同步控制。當TSTEN為高電平時，允許計數(shù)；低電平時，停止計數(shù)，并保持其所計數(shù)值。當TSETEN為低電平時，需要一個鎖存信號LOAD的上升沿將計數(shù)

21、器在前1s計數(shù)所得的值鎖存進32位鎖存器REG32B中，并由數(shù)碼管譯碼顯示出計數(shù)值。鎖存信號之后，再由清零信號CLR_CNT對計數(shù)器進行清零，為下一秒鐘的計數(shù)做準備。當系統(tǒng)正常工作時，首先將系統(tǒng)時鐘進行預分頻產(chǎn)生10MHZ的脈沖信號，在對10MHZ進行分頻提供1 Hz的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生計數(shù)使能信號（頻率為0.5HZ，高電平持續(xù)時間即門控信號為1S），鎖存信號，清零信號。待測信號與門控信號通過D觸發(fā)器產(chǎn)生實際的門控信號，送入計數(shù)模塊使能端，控制計數(shù)模塊對輸入的待測信號進行計數(shù)，再將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動將二進制表示的計數(shù)結(jié)

22、果轉(zhuǎn)換成相應的能夠在數(shù)碼顯示管上顯示的十進制結(jié)果。周期部分即將鎖存器中的數(shù)據(jù)送入32位除法器division中，用109除以計數(shù)結(jié)果，得到周期結(jié)果，單位為ns；再將二進制的周期結(jié)果在B_BCD中轉(zhuǎn)化為8421BCD碼，通過按鍵控制數(shù)碼管顯示頻率或者周期，在數(shù)碼顯示管上可以看到相應結(jié)果。2.3 測頻方法及誤差分析2.3.1 常用測頻方案（1） 頻率測量法：在一定的時間間隔T內(nèi)，對輸入的待測信號脈沖計數(shù)為N，則信號的頻率為f=N/T 。這種方法適合于高頻測量，信號的頻率越高，則相對誤差越小。其原理如圖2.1所示。但在這種測量方法中由于閘門信號與被測信號不同步，會出現(xiàn) 1個被測信號脈沖個數(shù)的誤差。當

23、被測信號頻率較低時，這種測量誤差將導致測量精度大幅下降。圖2.1 頻率法測量原理（2）周期測量法：這種方法是計量在被測信號一個周期內(nèi)頻率為 fo的標準信號的脈沖數(shù) N來測量被測信號的頻率，f=fo/N 。若被測信號的周期越長（頻率越低），測得的標準信號的脈沖數(shù)N越大，則相對誤差越小。其原理如圖2.2所示。當頻率增大時，由于被測信號的測量周期較短，根據(jù)周期測量法的測頻原理可知其測量精度將大幅下降。圖2.2 周期法測量原理這兩種方法分別適合高頻和低頻，頻率測量法適用于高頻段，周期測量法適用于低頻段。在整個測量域內(nèi)測量精度會有所不同，因此要達到等精度的要求，需要在此基礎上進行改進。2.3.2 等精度

24、測頻原理等精度頻率測量法又稱多周期同步測頻法，它的最大特點是測量的實際門控時間不是一個固定值，而是一個與被測信號有關的值，剛好等于被測信號的整數(shù)倍。由D觸發(fā)器來調(diào)節(jié)被測信號與門控信號的同步關系。在測量過程中，有兩個計數(shù)器分別對標準信號和被測信號同時計數(shù)。首先給出閘門開啟信號(預置閘門上升沿)送入D觸發(fā)器，在D觸發(fā)器內(nèi)部，等到被測信號的上升沿到來時，實際閘門信號變?yōu)楦唠娖?；然后預置閘門關閉信號(下降沿)到時，實際閘門信號也不立即變?yōu)榈碗娖?，而是等到被測信號的上升沿到來時才跳轉(zhuǎn)為低電平。等精度測頻的實現(xiàn)方法可以用圖2.3來簡化說明。其中CNT1和CNT2是兩個可控計數(shù)器，標準信號頻率從CNT1的時

25、鐘輸入端輸入，被測信號從CNT2的時鐘輸入端輸入。圖2.3 等精度測頻實現(xiàn)方法每個計數(shù)器的ENA是使能輸入端，用來控制計數(shù)器計數(shù)，CLR是清零端。測量開始前，先進行初始化操作，發(fā)送一個清零信號，使兩個計數(shù)器和D觸發(fā)器清零，同時通過計數(shù)使能端禁止計數(shù)器工作。然后當預置門控信號GATE為高電平。這時，D觸發(fā)器要一直等到被測信號的上升沿通過時Q端才能被置1，同時，計數(shù)器CNT1和CNT2的使能信號有效，計數(shù)器開始工作。當門控信號持續(xù)T時間后被置為低電平，但此時兩個計數(shù)器并沒有停止工作，一直要等到隨后的被測信號上升沿到來時，其使能端變?yōu)榈碗娖?，停止計?shù)。其測頻原理波形如圖2.4所示?？梢钥闯?，實際閘門

26、時間t與預置閘門時間t1并不嚴格相等，但差值不超過被測信號的一個周期。圖2.4 等精度測頻原理波形圖設在一次預置門控信號時間t中，對被測信號的計數(shù)值為NX，對標準信號的計數(shù)值為NS，則由FX/NX=FS/NS，可得被測信號的頻率為FX=NX/NS*FS。本實驗中t=t1=1s，則有NS= FS，由此可以得出FX=NX。2.3.3 誤差分析設在一次實際閘門時間t中計數(shù)器對被測信號的計數(shù)值為Nx，對標準信號的計數(shù)值為Ns。標準信號的頻率為fs，則被測信號的頻率如式(2-1): fx=(Nx/Ns)fs (2-1)由式1-1可知，若忽略標頻fs的誤差，則等精度測頻可能產(chǎn)生的相對誤差如式(2-2):

27、=(|fxe-fx|/fxe)100% (2-2)其中fxe為被測信號頻率的準確值。在測量中，由于fx計數(shù)的起停時間都是由該信號的上升沿觸發(fā)的，在閘門時間t內(nèi)對fx的計數(shù)Nx無誤差(t=NxTx)；對fs的計數(shù)Ns最多相差一個數(shù)的誤差，即|Ns|1,其測量頻率如式(2-3):fxe=Nx/(Ns+Ns)fs (2-3)將式(2-1)和(2-3)代入式(2-2)，并整理如式(2-4)：=|Ns|/Ns1/Ns=1/(tfs) (2-4)由上式可以看出，測量頻率的相對誤差與被測信號頻率的大小無關，僅與閘門時間和標準信號頻率有關，即實現(xiàn)了整個測試頻段的等精度測量。閘門時間越長，標準頻率越高，測頻的相

28、對誤差就越小。標準頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測量精度不變的前提下，提高標準信號頻率，可使閘門時間縮短，即提高測試速度。2.4 本章小結(jié)本章先具體說明了頻率計的基本工作原理，介紹了頻率測量的原理和誤差的分析，通過對頻率測量法與周期測量法及等精度測量法的優(yōu)缺點對比，對等精度頻率計的實現(xiàn)提供了理論依據(jù)。等精度測頻法不僅避免了傳統(tǒng)測頻方法在計數(shù)過程中產(chǎn)生的1的誤差，而且實現(xiàn)了在整個測量頻域內(nèi)的等精度。由于等精度測頻方法具有以上優(yōu)點，所以確定為本次設計的測頻的實現(xiàn)方法。第三章 等精度頻率計的系統(tǒng)設計與功能仿真3.1 系統(tǒng)的總體設計首先對EP2C8Q208C8N開發(fā)板提供的50

29、MHZ的晶振進行預分頻，獲得10MHZ的信號，再把10MHZ的信號在分頻模塊產(chǎn)生不同頻率的方波，通過按鍵控制被測信號的頻率變化。由控制模塊產(chǎn)生的計數(shù)使能信號testen和清零信號clr對計數(shù)模塊進行控制，而由其產(chǎn)生的鎖存信號load對鎖存模塊進行控制，為了達到等精度的要求，testen，load，clr信號分別通過D觸發(fā)器與被測信號整合再輸入相應端口。一旦計數(shù)使能信號為高電平，并且時鐘上升沿到來，計數(shù)器便開始正常計數(shù)，清零信號到來則將計數(shù)器計數(shù)清零，而當鎖存信號為高電平時，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊和周期模塊進行運算，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼部分將二進

30、制表示的計數(shù)結(jié)果通過B_BCD轉(zhuǎn)換成8421BCD在數(shù)碼顯示管上顯示十進制結(jié)果。通過按鍵控制在數(shù)碼顯示管上可以看到相應的頻率和周期。數(shù)字頻率計的原理框圖如圖3.1所示。主要由6個部分組成，分別是：信號源模塊、控制模塊、計數(shù)模塊、鎖存器模塊、周期模塊和顯示器模塊。圖3.1 數(shù)字頻率計的原理框圖根據(jù)數(shù)字頻率計的系統(tǒng)原理，cnt為控制信號發(fā)生器。testctl的計數(shù)使能信號testen能產(chǎn)生一個1 s寬的周期信號，并通過D觸發(fā)器后對頻率計的每一計數(shù)器Cnt10的ENA使能端進行同步控制：當testen高電平時允許計數(shù)、低電平時停止計數(shù)。周期模塊為一個32位除法器division，與B_BCD相連將除

31、法器的二進制結(jié)果轉(zhuǎn)化成8421BCD碼。reg32b為鎖存器。在信號load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到reg32b的內(nèi)部，并由reg32b的輸出端輸出，然后七段譯碼器可以譯碼輸出。使用鎖存器的優(yōu)點是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。Cnt10為十進制計數(shù)器。有一時鐘使能輸入端ENA，用于鎖定計數(shù)值。當高電平時允許計數(shù)，低電平時禁止計數(shù)。將八個十進制計數(shù)器Cnt10級聯(lián)起來實現(xiàn)8 位十進制計數(shù)功能2，7 。display為數(shù)碼管顯示驅(qū)動，可以將頻率計數(shù)的結(jié)果和周期的計算結(jié)果在數(shù)碼管上顯示的相對應的阿拉伯數(shù)字，便于讀取測量的結(jié)果。為了實現(xiàn)系統(tǒng)功能，測頻控制信號發(fā)

32、生器testctl、計數(shù)器Cnt10、鎖存器reg32b存在一個工作時序的問題，設計時需要綜合考慮。8位數(shù)字頻率計的頂層框圖如圖3.2。圖3.2 等精度頻率計頂層圖形設計實現(xiàn)包括信號源模塊（fep10，cnt1hz，fep）、頻率計模塊、周期模塊（division、B_BCD）和顯示模塊（smg）四大模塊。除此之外，在本設計中還加入了按鍵功能：分別用兩個獨立按鍵控制信號源模塊的待測信號頻率的加減，另一個獨立按鍵控制數(shù)碼管顯示頻率/周期。下面分別介紹四個模塊的結(jié)構(gòu)和實現(xiàn)方法。3.2 信號源模塊信號源模塊主要包括：分頻模塊fep10，cnt1hz，fep三個功能模塊。fep10功能為產(chǎn)生10MHZ

33、的時鐘，cnt1hz為產(chǎn)生1hz的時鐘，fep由按鍵控制輸出頻率的加減。信號源模塊組成如圖3.3所示。圖3.3 信號源模塊3.2.1 預分頻fep10的封裝圖如3.4所示，圖中CLKIN為接入的50MHZ信號，圖中CLKOUT為接到CNT1hz的CLK的10MHZ的信號。圖3.4 預分頻10MHZ將50MHZ的系統(tǒng)時鐘產(chǎn)生10MHz 的門控信號和待測的定頻信號，而對輸入系統(tǒng)時鐘clk（50MHz）進行分頻的模塊，設計源代碼fep10.v對輸入系統(tǒng)時鐘clk（50MHz）進行5分頻產(chǎn)生10MHz 信號。fep10的工作時序仿真圖如圖3.5所示。圖3.5 fep10功能仿真從fep10的工作時序仿

34、真圖可以看出：由系統(tǒng)時鐘提供的50MHz的輸入信號，經(jīng)過信號源模塊，通過5分頻產(chǎn)生10MHZ的時鐘信號，達到了設計所需的預期效果。3.2.2 分頻模塊CNT1HZ, FEP的封裝圖如圖3.6，圖中CLK為fep10輸出的10MHZ信號，freq1為輸出給控制信號發(fā)生器的1HZ信號， feping作為待測信號。圖3.6 cnt1hz，fep封裝圖Fep功能為將10MHZ的輸入頻率分別進行21分頻(產(chǎn)生5mHZ的輸出頻freq5m)、22分頻(產(chǎn)生2500KHZ的輸出頻freq2500k)、23分頻(產(chǎn)生1250KHZ的輸出頻率freq1250k)、24分頻(產(chǎn)生625000HZ的輸出頻freq6

35、25000)、25 分頻(產(chǎn)生312500HZ的輸出頻freq312500)、26分頻(產(chǎn)生156250HZ的輸出頻freq156250)、27分頻(產(chǎn)生78125HZ的輸出頻率freq78125)、 28分頻(產(chǎn)生39063HZ的輸出頻freq39063)、29分頻(產(chǎn)生19531HZ的輸出頻率freq19531)、 210分頻(產(chǎn)生9767HZ的輸出頻freq9767)、211分頻(產(chǎn)生4882HZ的輸出頻率freq4882)、212分頻(產(chǎn)生2441HZ的輸出頻freq2441)、213分頻(產(chǎn)生1220HZ的輸出頻率freq1220)、214分頻(產(chǎn)生610HZ的輸出頻率freq610

36、)、215分頻(產(chǎn)生305HZ的輸出頻率freq305)、216分頻(產(chǎn)生153HZ的輸出頻率freq153)、217分頻(產(chǎn)生76HZ的輸出頻率freq76)、218分頻(產(chǎn)生38HZ的輸出頻率freq38)、219分頻(產(chǎn)生19HZ的輸出頻率freq19) 、220分頻(產(chǎn)生10HZ的輸出頻率freq10)。Cnt1hz將輸入的10MHZ進行223分頻(產(chǎn)生1HZ的輸出頻率freq1)，輸出1hz的信號，用于控制信號發(fā)生器的時鐘輸入。分頻模塊時序仿真如圖3.7所示。圖3.7 分頻模塊功能仿真在分頻模塊的仿真中，當up , down值為0時，fep的輸出端feping輸出的信號為輸入的10M

37、HZ。在本次實驗中up，down由兩個獨立按鍵控制，中間變量num初始值為0，up為高電平時，num值加一；down為高電平時，num值減一。當num=0時， feping輸出頻率為10MHZ。num增加，依次輸出既定頻率的信號。3.3 按鍵控制模塊本實驗中通過兩個獨立按鍵控制信號源待測頻率的加減，一個獨立按鍵控制周期和頻率的顯示。封裝圖如3.8所示。圖3.8 按鍵模塊當按下按鍵key1時，信號源模塊輸出信號feping的頻率遞增；當按下按鍵key2時，信號源輸出信號feping頻率遞減。Key3控制數(shù)據(jù)選擇器mux_num，系統(tǒng)開始工作，數(shù)碼管顯示器上沒有數(shù)據(jù)顯示，當按下key3則顯示頻率，

38、再按下key3顯示周期，如此交替變換。按鍵開關是各種電子設備不可或缺的人機接口。在實際應用中，很大一部分的按鍵是機械按鍵。在機械按鍵的觸點閉合和斷開時，都會產(chǎn)生抖動，為了保證系統(tǒng)能正確識別按鍵的開關，就必須對按鍵的抖動進行處理。在系統(tǒng)設計中，有各種各樣的消除按鍵抖動的設計方法，硬件電路和軟件設計都很成熟。按鍵在按下時會產(chǎn)生抖動，釋放時也會產(chǎn)生抖動，抖動時間一般為20ms左右。按鍵消抖是為了避免在按鍵按下或是抬起時電平劇烈抖動帶來的影響。一般來說，按鍵消抖的方法是不斷檢測按鍵值，直到按鍵值穩(wěn)定。實現(xiàn)方法：假設未按鍵時輸入1，按鍵后輸入為0，抖動時不定。可以做以下檢測：檢測到按鍵輸入為0之后，延時

39、20ms，再次檢測，如果按鍵還為0，那么就認為有按鍵輸入。延時的20ms恰好避開了抖動期。按鍵消抖能使最終的顯示結(jié)果更穩(wěn)定。3.4 測頻控制信號模塊測頻控制產(chǎn)生器testctl，D觸發(fā)器如圖3.9所示。圖中CLK接CNT的FREQ1的1HZ的信號，TSTEN為計數(shù)允許信號，接計數(shù)器CNT10的ENA，CLR_CNT信號用于在每次測量開始時，對計數(shù)器進行復位，接計數(shù)器CNT10的CLR，LOAD接鎖存器的LOAD。圖3.9 測頻控制產(chǎn)生器testctl，D觸發(fā)器控制模塊的作用是產(chǎn)生測頻所需要的各種控制信號?？刂菩盘柕臉藴瘦斎霑r鐘為1HZ,每兩個時鐘周期進行一次頻率測量。該模塊產(chǎn)生的3個控制信號，

40、分別為TSTEN,LOAD,CLR_CNT。CLR_CNT信號用于在每次測量開始時，對計數(shù)器進行復位，以清除上次測量的結(jié)果，該復位信號高電平有效，持續(xù)半個時鐘周期的時間。TSTEN為計數(shù)允許信號，在TSTEN信號的上升沿時刻計數(shù)模塊開始對輸入信號的頻率進行測量，測量時間恰為一個時鐘周期(正好為單位時間1s)，在此時間里被測信號的脈沖數(shù)進行計數(shù)，即為信號的頻率。然后將值鎖存，并送到數(shù)碼管顯示出來。設置鎖存器的好處是使顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。在每一次測量開始時，都必須重新對計數(shù)器清0。由于本次設計的重點是等精度頻率計的實現(xiàn)，在等精度原理介紹的時候有強調(diào)過等精度的關鍵是：

41、門控信號不是一個固定的值，而是與被測信號相關的，恰好是被測信號的整數(shù)倍。所以在設計的過程中加入了D觸發(fā)器，把測頻控制信號產(chǎn)生器testctl的輸出信號clr_cnt，load，tsten分別通過D觸發(fā)器再分別與計數(shù)器，鎖存器相連。確保本設計的頻率計是等精度頻率計。測頻控制信號發(fā)生器TESTCTL的工作時序圖，控制模塊的幾個控制信號的時序關系圖如圖3.10所示。圖3.10 TESTCTL，D觸發(fā)器的時序仿真圖從圖中可看出，計數(shù)使能信號TSTEN在1s的高電平后，利用其反相值的上升沿產(chǎn)生一個鎖存信號LOAD,隨后產(chǎn)生清0信號上升沿CLR_CNT。其中，控制信號時鐘clk的頻率取1HZ，而信號TST

42、EN的脈寬恰好為1s，可以用作閘門信號。此時，根據(jù)測頻的時序要求，可得出信號LOAD和CLR_CNT的邏輯描述。由圖可知，在計數(shù)完成后，計數(shù)使能信號TETEN在1s的高電平后，利用其反相值的上升沿產(chǎn)生一個鎖存信號LOAD，0.5s后，CLR_CNT產(chǎn)生一個清零信號上升沿。3.5 鎖存器鎖存器REG32B的封裝如圖3.11，圖中LOAD接控制測頻產(chǎn)生器TESTCTL的LOAD，而DIN31.0接計數(shù)器CNT10的CQ3.0，DOUT31.0接顯示器smg的in端。圖3.11 鎖存器REG32B鎖存器模塊是本設計中必不可少的，測量模塊測量完成后，在load信號的上升沿時刻將測量值鎖存到寄存器中，然

43、后輸出到顯示模塊。鎖存器的作用是數(shù)據(jù)保持，它將會把數(shù)據(jù)保存到下次觸發(fā)或復位，主要是主從觸發(fā)器組成的。用于存儲數(shù)據(jù)來進行交換，使數(shù)據(jù)穩(wěn)定下來保持一段時間不變化，直到新的數(shù)據(jù)將其替換。32位鎖存器REG32B的工作時序圖如圖3.12。 圖3.12 鎖存器REG32B仿真本程序是用來實現(xiàn)鎖存器模塊的功能，在鎖存信號load的上升沿到來時，鎖存器將測量值鎖存到寄存器，然后輸出到選擇模塊和周期模塊。但從仿真圖3.12中可以明顯的看出，鎖存輸出并不是立即進行的，而是經(jīng)歷了一個短暫的延時，這是由于硬件引起的。3.6 計數(shù)器模塊CNT10的封裝如圖3.13，其中CLR為復位接TESTCTL的通過D觸發(fā)器后的C

44、LR_CNT端，ENA接TESTCTL通過D觸發(fā)器后的TSTEN端，CQ3.0接鎖存器的DOUT31.0端。圖3.13 CNT10封裝圖計數(shù)器模塊是由8個帶有異步清零端，進位信號輸出的模為10的計數(shù)模塊級連而成。此十進制計數(shù)器的特殊之處是，有一時鐘使能輸入端ENA，用于控制計數(shù)器的工作。高電平允許計數(shù)，低電平時停止計數(shù)。計數(shù)器模塊用于對輸入信號的脈沖進行計數(shù)，該模塊必須有計數(shù)允許、異步清零等端口，以便于控制模塊對其進行控制。有時鐘使能，異步清零的十進制計數(shù)器CNT10的工作時序仿真如圖3.14。圖3.14 CNT10時序仿真此程序模塊實現(xiàn)的功能是帶使能端的10進制計數(shù)。程序要求只有當使能端信號

45、為高電平時計數(shù)器才能正常工作，每個時鐘的上升沿到來時計數(shù)器加1，因為這里要實現(xiàn)的是10進制計數(shù)，所以當計數(shù)到10時計數(shù)器清零，同時產(chǎn)生進位信號，這里的進位信號僅為一個脈沖信號，一旦計數(shù)從9變?yōu)?，脈沖信號立即變?yōu)榈碗娖?。同時該計數(shù)器帶有清零信號，一旦清零信號為高電平，計數(shù)器立即清零。3.7 周期模塊在本次頻率計的設計中加入了周期測量功能，周期模塊主要由32位除法器division和轉(zhuǎn)碼器B_BCD這兩個功能模塊組成。32位除法器division，轉(zhuǎn)碼器B_BCD的封裝如圖3.15所示。圖3.15 周期模塊封裝圖32位除法器division中的除數(shù)設置為109，由于本次頻率計的信號源頻率范圍是1

46、5hz10MHZ，根據(jù)周期T=1/f（單位：s）可知，當除數(shù)取1 的時候，周期很小，誤差較大；所以在這里除法器中除數(shù)取109時，此時周期單位：ns。除法器的部分源代碼如下：always (posedge clk)begin tempa = a; tempb = b;endinteger i;always (posedge clk)begin temp_a = 32h00000000,tempa; temp_b = tempb,32h00000000; for(i = 0;i = tempb) temp_a = temp_a - temp_b + 1b1; else temp_a = temp_

47、a; end yshang = temp_a31:0; yyushu = temp_a63:32;end如果此時把除法器的商yshang直接輸入到數(shù)碼管模塊數(shù)據(jù)輸入端，在數(shù)碼管上的顯示結(jié)果并不與預期的相同。是因為除法器的輸出結(jié)果yshang31.0為32位二進制，但是在數(shù)碼管顯示中只能顯示0-9，十進制9所對應的二進制為：1001，而4位的二進制能表示的數(shù)字范圍為0-15。所以如果把32位的yshang直接輸入到數(shù)碼管顯示模塊所顯示的數(shù)據(jù)是錯誤的。這就需要把32位二進制轉(zhuǎn)化為8421BCD碼，每4位對應的十進制的0-9。把轉(zhuǎn)碼后的結(jié)果輸入數(shù)碼管顯示模塊中才能顯示出相應的數(shù)字。周期模塊工作時序仿

48、真如圖3.16。圖3.16 周期模塊仿真圖在周期模塊的波形仿真中，除法器中的除數(shù)為常數(shù)109，被除數(shù)隨機取b=8388623。所以yshang=109/8388623=119。B_BCD的輸出端bcd顯示為000100011001，即119。由仿真結(jié)果可知，該除法器和轉(zhuǎn)碼器的能正常工作。3.8 顯示模塊3.8.1 數(shù)據(jù)選擇器由于本次設計中有頻率和周期的顯示，則需要一個數(shù)據(jù)選擇器，輸入端為相應頻率和周期，用按鍵控制輸出端具體為頻率或者周期。數(shù)據(jù)選擇器mux_num的封裝如圖3.17所示。圖3.17 數(shù)據(jù)選擇器圖中 sw3連接按鍵模塊的sw3，用于控制輸出信號；F，t分別連接鎖存器的輸出端和轉(zhuǎn)碼器

49、的輸出端；Num31.0連接到數(shù)碼管的data1data8。數(shù)據(jù)選擇器MUX_NUM的功能仿真圖如圖3.18所示。圖3.18 MUX_NUM功能仿真3.8.2 數(shù)碼管顯示驅(qū)動LED有段碼和位碼之分，所謂段碼就是讓LED顯示出八位數(shù)據(jù)，一般情況下要通過一個譯碼電路，將輸入的4位2進制數(shù)轉(zhuǎn)換為與LED顯示對應的8位段碼。位碼也就是LED的顯示使能端，對于共陰級的LED而言，低電平使能。數(shù)碼管模塊smg的封裝如圖3.19。圖3.19 數(shù)碼管顯示在本設計中由于在頻率部分的計數(shù)器為10進制，所以不會有大于9的數(shù)，則不用通過B_BCD進行轉(zhuǎn)碼即可直接由數(shù)據(jù)選擇器輸入數(shù)碼管顯示模塊。要讓8個LED同時工作顯

50、示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個LED，并在使能每一個LED的同時，輸入所需顯示的數(shù)據(jù)對應的8位段碼。雖然8個LED是依次顯示，但是受視覺分辨率的影響，看到的現(xiàn)象是8個LED同時工作。數(shù)碼管顯示模塊中，data1data8接數(shù)據(jù)選擇器的輸出端，clk為時鐘，bc1bc8為數(shù)碼管的8個段碼，低電平有效，smg_disp對應為8位數(shù)碼管。用8個LED將輸入數(shù)據(jù)顯示出來，將通過十進制計數(shù)器的時鐘信號CLK，輸出為時鐘信號計數(shù)譯碼后的顯示驅(qū)動端，在八段LED譯碼為對應的八段二進制編碼，并由數(shù)碼顯示器顯示出來。3.9 本章小結(jié)本章首先介紹了頻率計的總體設計，然后分別介紹了各個軟件組成模塊，通過運用QU

51、ARTUS 集成開發(fā)環(huán)境對各功能模塊進行編輯、綜合、波形仿真，對各功能模塊的的仿真圖，及其仿真功能做了基本講解，對本設計的實現(xiàn)起到了主要作用。第四章 總體設計驗證在Quartus II中將所有功能模塊建立完成后，將各個模塊在頂層圖形文件中連接起來。配置管腳，通過編譯后下載到核心開發(fā)板Cyclone II的EP2C8Q208C8N中驗證實驗結(jié)果。開發(fā)板的整體介紹如圖4.1所示。圖4.1 開發(fā)板的整體介紹由兩個獨立按鍵控制待測信號頻率的加減，使得測試結(jié)果在8位數(shù)碼管上顯示；再由另一個按鍵控制數(shù)碼管顯示待測信號的頻率和周期。下載到開發(fā)板上的實驗結(jié)果如圖4.2所示。圖4.2實驗結(jié)果示例通過開發(fā)板驗證表

52、明，按鍵功能正常，頻率測量功能正常，周期測量有誤差。通過對實驗結(jié)果的分析，在做FPGA設計時，把主要的精力都放在了寫代碼本身，而較少的關注時序分析的問題。實際上，當設計比較簡單，且運行頻率比較低的時候，不加相關的時序約束，F(xiàn)PGA軟件都可以綜合出來可用且相對較可靠的代碼來。但當設計比較復雜，運行頻率比較高的時候，不做時序分析，不加上一些必要的約束，就很難保證設計能且穩(wěn)定的運行在所設定的頻率上。在開始做設計的時候并沒有很在意時序方面的問題，導致后面計算周期的時候出現(xiàn)誤差。第五章 總結(jié)與展望本設計對等精度頻率計進行了系統(tǒng)的設計。首先介紹了頻率測量的一般方法，著重介紹等精度測頻原理并進行了誤差分析，

53、利用等精度測量原理，通過FPGA運用VHDL編程，利用FPGA(現(xiàn)場可編程門陣列)芯片設計了一個8位數(shù)字式等精度頻率計測量頻率和周期，該頻率計的測量范圍為15HZ-10MHZ，利用QUARTUS 集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到Cyclone II的EP2C8Q208C8N器件中，經(jīng)實際電路測試，仿真和實驗結(jié)果表明，在頻率測量方面該頻率計有較高的實用性和可靠性，達到預期的結(jié)果；在周期測量部分有一定誤差，造成的主要原因是工作時序的問題。和傳統(tǒng)的頻率計相比，利用FPGA設計的頻率計簡化了電路板設計，提高了系統(tǒng)設計的實用性和可靠性，實現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設計的趨勢。在此次

54、設計過程中由于經(jīng)驗不足，所以總體設計還有些瑕疵。特別在周期部分測量過程中，由于使用VerilogHDL編寫的除法器做除法運算時，只能得到商和余數(shù)，而不能得到二進制表示的小數(shù)，因此在后面的顯示時把余數(shù)給忽略了。FPGA并不善于數(shù)據(jù)處理，一般需要外加數(shù)據(jù)處理芯片，比如Atmel公司就推出專門針對FPGA的數(shù)據(jù)處理芯片NIOS。此設計只能對15Hz-10MHz的頻率進行測量，而不能測量信號的占空比，脈寬的測量。如果能加入這些功能，會使設計更趨于完整。若加入這些功能，若只用FPGA做設計就會顯得相對復雜，此時可用單片機控制，不僅控制顯示，而且對FPGA進行輸入控制，控制FPGA去完成哪個測量。本次畢業(yè)

55、設計中，我除了對相關的專業(yè)知識以及相關的實驗操作進行了回顧，還有許多其他的收獲，這次畢業(yè)設計不但讓我對本專業(yè)的相關基礎知識進行了很好的復習，還對原由書本上的知識進行了拓展和延伸，畢業(yè)設計不但鍛煉了我的動手能力，也鍛煉了我處理問題的能力，并且學會了許多新的知識。致謝在這里首先要感謝指導老師鄒雪妹老師。在我畢業(yè)設計期間，鄒老師在學習、生活上都給予了我極大的關懷和鼓勵。從論文選題、實驗仿真到最后論文的撰寫，鄒老師都做了悉心的指導，并提出了許多寶貴的建議。藉此完成之際，借此機會謹向尊敬的鄒老師致以最衷心的感謝！而且在整個論文的撰寫過程中出現(xiàn)的問題鄒老師也給予了及時的指正，最后我的論文才得以順利完成。其次要感謝論文中參考的參考文獻的作者；感謝對于提供論文中隱含的上述提及的支持者以及研究思想和設想的支持者；感謝各大網(wǎng)站平臺提供的強大的技術支持。在實驗設計和論文的撰寫的過程中，我得到了很多同學和朋友的幫助與支持，在這里一并表示感謝。同時，也向我的家人致以真心的謝意！最后，衷心感謝各位評閱老師！感謝您們在百忙之中參與我的論文評閱工作。謝謝！參考文獻1 李國洪, 沈明山.可編程器件 EDA 技術與實踐M. 北京：機械工業(yè)出版社, 2004.72 姜雪松,張海風.可編程邏輯器件和EDA設計技術M. 北京：機械工業(yè)出版社, 2005.93