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文檔簡介

1、123.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程3.2 3.2 常用的常用的PLDPLD設(shè)計設(shè)計EDAEDA工具軟件工具軟件3.3 Quartus3.3 Quartus簡介簡介3.3 3.3 設(shè)計實例設(shè)計實例3.5 3.5 設(shè)計輸入設(shè)計輸入3.6 3.6 設(shè)計的編譯設(shè)計的編譯3.7 3.7 設(shè)計的仿真驗證設(shè)計的仿真驗證3.8 3.8 時序分析時序分析3.9 3.9 器件編程器件編程3.10 3.10 仿真工具仿真工具ModelSimModelSim3.11 Quartus3.11 Quartus軟件使用技巧軟件使用技巧3.12 3.12 仿真中應(yīng)注意的問題仿真中應(yīng)注意的問題 第第3 3章章

2、 QuartusII集成開發(fā)工具集成開發(fā)工具33.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程一、設(shè)計輸入一、設(shè)計輸入二、設(shè)計處理二、設(shè)計處理三、模擬仿真三、模擬仿真四、編程下載四、編程下載43.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程圖圖3-1 3-1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程12335自上而下的方式自上而下的方式如果仿真結(jié)果與預期要求不符,應(yīng)修改設(shè)計,再重新仿真!53.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程圖圖3-2 3-2 用用PLDPLD實現(xiàn)數(shù)字系統(tǒng)的設(shè)計流程實現(xiàn)數(shù)字系統(tǒng)的設(shè)計流程模擬仿真模擬仿真設(shè)計輸入設(shè)計輸入 圖形 HDL文本 網(wǎng)表輸入設(shè)計處理設(shè)計處理 綜合 優(yōu)化

3、 器件適配 布局、布線功能仿真功能仿真(前仿真)(前仿真)時序仿真時序仿真(后仿真)(后仿真)在線測試在線測試下載編程下載編程123363.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程(1 1)圖形輸入()圖形輸入(Graphic Design EntryGraphic Design Entry)圖形化、最直接的輸入方式采用自頂向下邏輯分塊的方法優(yōu)點優(yōu)點: 適合描述連接關(guān)系和接口關(guān)系; 便于進行接口設(shè)計和引腳鎖定; 容易實現(xiàn)仿真,便于觀察信號; 執(zhí)行效率高、運行速度快。缺點缺點: 輸入效率較低; 不便于描述復雜邏輯功能。1. 1. 設(shè)計輸入設(shè)計輸入將設(shè)計者所設(shè)計的電路以開發(fā)軟件要求的將設(shè)計者所

4、設(shè)計的電路以開發(fā)軟件要求的某種形式表達出來,并輸入到軟件中。某種形式表達出來,并輸入到軟件中。73.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程(2 2)HDLHDL文本輸入文本輸入優(yōu)點優(yōu)點: 適于描述復雜邏輯功能; 便于設(shè)計的保存、移植和復用; 結(jié)果易仿真,便于觀察; 適于規(guī)范、易于語言描述、易于綜合、速率較低的電路。缺點缺點: 依賴于好的綜合器; 描述連接關(guān)系和接口關(guān)系不直觀。83.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程(3 3)標準)標準EDAEDA設(shè)計輸入(設(shè)計輸入( Standard EDA Design EntryStandard EDA Design Entry)可直接移植

5、其它EDA工具設(shè)計的電路,無須重新輸入可接受的網(wǎng)表有EDIF、VHDL、Verilog HDL格式網(wǎng)表輸入時,兩個系統(tǒng)中采用的庫必須一一對應(yīng)但仿真時信號不易于觀測PLDPLD器件的設(shè)計往往采用器件的設(shè)計往往采用層次化層次化的設(shè)計方法:的設(shè)計方法: 將系統(tǒng)劃分為幾個功能模塊; 描述系統(tǒng)總功能的模塊放置在最上層,稱為頂層設(shè)計,一般用圖形文件表示各子模塊間的連接關(guān)系和芯片內(nèi)部邏輯與管腳的接口關(guān)系; 描述系統(tǒng)最基本功能的模塊放置在最下層,稱為底層設(shè)計,一般用HDL語言描述各子模塊的邏輯功能。 網(wǎng)表輸入網(wǎng)表輸入93.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程(1 1)綜合和優(yōu)化)綜合和優(yōu)化綜合綜合:將

6、模塊化設(shè)計產(chǎn)生的多個文件合并為一個網(wǎng)表文件,并使設(shè)計層次平面化,即將邏輯描述轉(zhuǎn)換成一些基本模塊(如觸發(fā)器、邏輯門等) 。優(yōu)化優(yōu)化:進行邏輯化簡,去除冗余項,盡量減少器件資源的耗用。(2 2)器件適配(映射)器件適配(映射)將設(shè)計分為多個適合具體器件內(nèi)部邏輯資源實現(xiàn)的邏輯小塊的形式。(3 3)布局和布線)布局和布線布局布局:將已分割的邏輯小塊放到器件內(nèi)部邏輯資源的具體位置,使易于連線,且連線最少;布線布線:利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。(3 3)生成編程文件)生成編程文件生成供器件編程使用的數(shù)據(jù)文件編程目標文件。2. 2. 設(shè)計處理設(shè)計處理從設(shè)計輸入文件到熔絲圖文件(從

7、設(shè)計輸入文件到熔絲圖文件(CPLDCPLD)或位流文件(或位流文件(FPGAFPGA)的編譯過程。)的編譯過程。103.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程(1 1)功能仿真(前仿真)功能仿真(前仿真) 在設(shè)計輸入階段進行,不考慮信號時延的仿真主要驗證功能是否正確。(2 2)時序仿真(后仿真)時序仿真(后仿真) 在選擇了具體器件、并完成了布局布線后進行的含有定時關(guān)系的仿真主要驗證功能和時序是否正確。(3 3)在線測試)在線測試 當器件編程后,利用實驗手段在線測試器件的功能和性能指標。3. 3. 模擬仿真模擬仿真用戶可在設(shè)計過程的每個階段對每個模用戶可在設(shè)計過程的每個階段對每個模塊或整個

8、系統(tǒng)進行模擬仿真。塊或整個系統(tǒng)進行模擬仿真。113.1 3.1 數(shù)字系統(tǒng)設(shè)計流程數(shù)字系統(tǒng)設(shè)計流程兩種編程方式:兩種編程方式:在系統(tǒng)編程(在系統(tǒng)編程(ISPISP,In-System ProgrammableIn-System Programmable):PLD不必從電路板上取下來,通過下載電纜利用計不必從電路板上取下來,通過下載電纜利用計算機直接對器件進行編程,使器件、電路板或整個算機直接對器件進行編程,使器件、電路板或整個電子系統(tǒng)的邏輯功能可隨時進行修改或重構(gòu)。電路電子系統(tǒng)的邏輯功能可隨時進行修改或重構(gòu)。電路板上必須預留編程接口(如板上必須預留編程接口(如JTAG接口)。接口)。專用的編程器

9、編程專用的編程器編程:PLD必須從電路板上取下來,必須從電路板上取下來,插入編程器上的器件插座中,對器件進行編程。插入編程器上的器件插座中,對器件進行編程。 3.3.編程下載編程下載將設(shè)計階段生成的編程目標文件將設(shè)計階段生成的編程目標文件裝入到裝入到PLDPLD器件中。器件中。ISP123.3 Quartus3.3 Quartus簡介簡介一、一、QuartusQuartus的設(shè)計流程的設(shè)計流程二、二、QuartusQuartus的圖形用戶界面的圖形用戶界面三、三、QuartusQuartus的圖形用戶界面功能的圖形用戶界面功能133.3 Quartus3.3 Quartus簡介簡介一、一、 Q

10、uartus 的設(shè)計流程的設(shè)計流程(1)(2)(3)(5)(3)設(shè)計要求設(shè)計要求設(shè)計輸入設(shè)計輸入功能仿真功能仿真綜合綜合布局布線布局布線時序分析時序分析時序仿真時序仿真編程、配置編程、配置設(shè)計修改設(shè)計修改(6)(7)可以使用可以使用QuartusQuartus圖形圖形用戶界面、用戶界面、EDAEDA工具界面工具界面或命令行界面或命令行界面 ! !全編譯全編譯143.3 Quartus3.3 Quartus簡介簡介二、二、Quartus的圖形用戶界面的圖形用戶界面2 Status窗口窗口3 主工作區(qū)域主工作區(qū)域3 Change Manager窗口窗口1 Project Navigator窗口窗口

11、5 Messages窗口窗口6 Tcl console窗口窗口153.3 Quartus3.3 Quartus簡介簡介 按F1鍵,可打開幫助窗口,即時訪問對話框上的信息、高亮度的菜單命令或彈出式信息; 或按Shift + F1鍵,鼠標變?yōu)橐粋€問號,在圖元、宏單元符號等屏幕顯示的任何項目上單擊鼠標左鍵,可獲得該項目的幫助; 或單擊工具欄上的幫助按鈕 ,鼠標也會變?yōu)橐粋€問號,然后單擊想要獲得幫助的項目。如何獲取在如何獲取在線幫助呢線幫助呢??163.3 3.3 設(shè)計實例設(shè)計實例首先設(shè)計一個半加器,然后用半加器構(gòu)成全加器。首先設(shè)計一個半加器,然后用半加器構(gòu)成全加器。173.3 3.3 設(shè)計實例設(shè)計實

12、例 設(shè)計方法:設(shè)計方法:1 1. 首先在資源管理器下創(chuàng)建一個工作目錄。2 2. 在Quatus II中創(chuàng)建一個工程,工程名最好與頂層圖形文件同名。3 3. 子模塊設(shè)計:每個模塊可以用HDL語言描述(模塊名最好與程序文件名同名!),對每個模塊進行編譯、仿真,通過后然后生成模塊符號。3 3.頂層設(shè)計:創(chuàng)建一個頂層圖形文件,將各模塊符號放到圖中,添加輸入、輸出引腳,連線;編譯,仿真。5 5. 給輸入、輸出引腳分配引腳號碼,編程下載。千萬記住千萬記住哦!哦!183.3 3.3 設(shè)計實例設(shè)計實例建議:建議:初學初學Quartus IIQuartus II時,不要直接執(zhí)行時,不要直接執(zhí)行“Processi

13、ng Start Processing Start Simulation”Simulation”命令,或直接單擊工具條上的仿真快捷命令,或直接單擊工具條上的仿真快捷按鈕(因為這樣是對已打開且上次剛剛仿真過的文件按鈕(因為這樣是對已打開且上次剛剛仿真過的文件進行仿真)進行仿真) !而應(yīng)執(zhí)行而應(yīng)執(zhí)行“Processing Simulation ToolProcessing Simulation Tool”命令,打命令,打開仿真器工具窗口,在其中設(shè)置仿真類型為開仿真器工具窗口,在其中設(shè)置仿真類型為TimingTiming或或FunctionalFunctional,并確認,并確認“Simulatio

14、n input”Simulation input”欄中顯示的欄中顯示的是當前需要仿真的波形文件,再單擊是當前需要仿真的波形文件,再單擊“Start”Start”,開始,開始仿真。仿真。 193.3 3.3 設(shè)計實例設(shè)計實例(5 5)仿真通過后,)仿真通過后,執(zhí)行“Create/Update Create Symbol Files for Current File”菜單命令,創(chuàng)建模塊符號。 注意:注意:執(zhí)行執(zhí)行“ViewFit in WindowViewFit in Window”命令,可命令,可以使波形縮小到窗口大小,以便于觀察整個波形以使波形縮小到窗口大小,以便于觀察整個波形!203.3 3

15、.3 設(shè)計實例設(shè)計實例 將未使用引腳指定為輸入:將未使用引腳指定為輸入:然后在Device頁面中單擊 “Device & Pin Options”按鈕,打開“Device & Pin Options” 對話框;213.3 3.3 設(shè)計實例設(shè)計實例選擇 “Unused Pins”標簽,在“Reserve all unused pins”域中選擇“As inputs,tri-stated”單選鈕。不要選其它項!不要選其它項!千萬不要將千萬不要將未使用引腳未使用引腳指定為輸出,指定為輸出,否則無法成否則無法成功下載設(shè)計!功下載設(shè)計!223.3 3.3 設(shè)計實例設(shè)計實例 第第5 5步步:給輸入、輸出引

16、腳分配引腳號碼,編程下載:給輸入、輸出引腳分配引腳號碼,編程下載(1 1)對頂層圖形文件counter_7seg.bdf 進行引腳鎖定引腳鎖定;執(zhí)行“ Assignnments Assignment Editor”菜單命令參見參見3.6的的 四、引腳鎖定四、引腳鎖定信號名信號名引腳號引腳號233.5 3.5 設(shè)計輸入設(shè)計輸入一、創(chuàng)建工程一、創(chuàng)建工程二、圖形設(shè)計輸入方法二、圖形設(shè)計輸入方法三、文本輸入方法三、文本輸入方法四、建立存儲器編輯文件四、建立存儲器編輯文件五、創(chuàng)建頂層圖形設(shè)計文件五、創(chuàng)建頂層圖形設(shè)計文件243.5 3.5 設(shè)計輸入設(shè)計輸入 Quartus IIText Editor文本輸

17、入 AHDL, VHDL, Verilog HDLMemory Editor存儲器輸入 HEX, MIFSchematic Design Entry圖形設(shè)計輸入 3rd-Party EDA Tools第第3 3方方EDAEDA工具工具EDIFHDLVQM(Verilog Quartus Mapping) Mixing & Matching Design Files AllowedEDAEDA設(shè)計輸入方法設(shè)計輸入方法253.5 3.5 設(shè)計輸入設(shè)計輸入設(shè)計輸入文件設(shè)計輸入文件Quartus IIMemory EditorQuartus IIText EditorQuartus IIBlock E

18、ditorTop-Level File.bdf.gdfTop-level design files can be .bdf, .tdf, .vhd, .vhdl, .v, .vlg, .edif or .edf.bsf.vhdBlockFileSymbolFileTextFileTextFile.vTextFileImported from third-party EDA toolsMentor Graphics,Synopsys,Synplicity,etc.Generated within Quartus IIVHDLSchematicSchematic.tdfTextFileAHDLVe

19、rilog.edf.edifTextFile.v, .vlg, .vhd, .vhdl, vqmMegaWizardManager263.5 3.5 設(shè)計輸入設(shè)計輸入一、一、 創(chuàng)建工程創(chuàng)建工程1. 1. 打開創(chuàng)建工程向?qū)Т蜷_創(chuàng)建工程向?qū)?zhí)行菜單命令執(zhí)行菜單命令“ File New Project Wizard”,打開打開Introduction對話對話框。單擊框。單擊“Next”。2. 2. 選擇所建立工程的工選擇所建立工程的工作目錄,輸入工程名作目錄,輸入工程名稱、頂層實體名稱、頂層實體名 工程名稱工程名稱可以是任何可以是任何名字,建議使用和頂名字,建議使用和頂層實體名相同的名字層實體名相同

20、的名字。頂層實體名稱頂層實體名稱必須和必須和頂層文件名字相同!頂層文件名字相同!單擊單擊“Next”。工作目錄和工程名不工作目錄和工程名不能有空格和漢字!能有空格和漢字!最好每個工最好每個工程都有自己程都有自己的工作目錄!的工作目錄!273.5 3.5 設(shè)計輸入設(shè)計輸入3. 3. 加入設(shè)計文件加入設(shè)計文件(必要時)(必要時)(1)單擊Add按鈕,從其他工作目錄中選擇所需要的現(xiàn)成的源文件(只是指只是指向該文件位置)向該文件位置) ;(2)單擊“User Library Parameters”按鈕,可以加入用戶自己定義的庫函數(shù):選擇其路徑和文件名,單擊“Add”加入。(3)單擊“Next”。 v第

21、第3 3步也可以略過,以后再創(chuàng)建設(shè)計文件,或者以步也可以略過,以后再創(chuàng)建設(shè)計文件,或者以后再用后再用“ProjectAdd/Remove Files in Project”命令將命令將其他工作目錄中的文件添加到本工程中。其他工作目錄中的文件添加到本工程中。283.5 3.5 設(shè)計輸入設(shè)計輸入3. 3. 指定第三方對代碼進指定第三方對代碼進行綜合和仿真的工具行綜合和仿真的工具(需要時)(需要時)在安裝Quartus II軟件時,缺省的情況下安裝了綜合和仿真工具,也可以選擇Quartus II軟件支持的其它綜合或仿真工具。在彈出的對話框中,選擇適當?shù)墓ぞ?,或者什么也不選,單擊“Next”。 293

22、.5 3.5 設(shè)計輸入設(shè)計輸入5. 5. 指定目標器件類型指定目標器件類型在“Family”欄中選擇“Stratix II”,選擇“Yes”單選鈕; 單擊“Next”;在下一對話框中選擇具體的器件型號,然后單擊“Next”。 303.5 3.5 設(shè)計輸入設(shè)計輸入6. 6. 完成完成在最后一步中,在最后一步中,顯示了在前面幾顯示了在前面幾步中所做選擇的步中所做選擇的信息。確認無誤信息。確認無誤后單擊后單擊“FinishFinish”。 313.5 3.5 設(shè)計輸入設(shè)計輸入執(zhí)行執(zhí)行“Assignments Settings” 菜單命令,菜單命令,彈出彈出“Settings”窗口窗口Files添加和

23、刪除文件;User Libraries添加用戶庫;Device更改器件系列;EDA Tool Settings設(shè)置其它EDA工具;Timing Analyzer定時分析設(shè)置Simulator仿真設(shè)置:選擇功能功能仿真或時序時序仿真 323.5 3.5 設(shè)計輸入設(shè)計輸入二、二、圖形設(shè)計輸入方法圖形設(shè)計輸入方法 圖形設(shè)計文件的創(chuàng)建圖形設(shè)計文件的創(chuàng)建利用庫函數(shù)利用庫函數(shù)Library Function (Block)Library Function (Block)畫原理圖畫原理圖邏輯門、觸發(fā)器、引腳和其它基本單元符號Altera兆功能函數(shù)(Megafunction)和 LPM (Library of

24、 Parameterized Modules,參數(shù)化的模型庫)為為VerilogVerilog、VHDLVHDL或或AHDLAHDL設(shè)計文件創(chuàng)建符號設(shè)計文件創(chuàng)建符號使用導線和總線連接所有的圖形塊(使用導線和總線連接所有的圖形塊(BlockBlock) 圖形編輯器(圖形編輯器(Schematic EditorSchematic Editor)的使用)的使用創(chuàng)建簡單的測試設(shè)計文件來理解創(chuàng)建簡單的測試設(shè)計文件來理解AlteraAltera的兆功能函數(shù)的兆功能函數(shù)PLL, LVDS I/O, Memory創(chuàng)建頂層圖形文件便于查看和連接創(chuàng)建頂層圖形文件便于查看和連接又稱為塊編輯器(又稱為塊編輯器(Blo

25、ck EditorBlock Editor), ,可以可以原理圖原理圖( SchematicSchematic)和和結(jié)構(gòu)圖結(jié)構(gòu)圖(Block DiagramBlock Diagram)形式輸入和編輯圖形設(shè)計信息。)形式輸入和編輯圖形設(shè)計信息。333.5 3.5 設(shè)計輸入設(shè)計輸入建立圖形設(shè)計文件建立圖形設(shè)計文件的方法:的方法:1. 1. 建立一個新文件建立一個新文件執(zhí)行File-New命令,打開“New”對話框;選擇 “Device Design Files”標簽下的“Block Diagram/Schematic File”;單擊OK,打開圖形編輯器。文件名后綴為.bdf.bdf343.5 3

26、.5 設(shè)計輸入設(shè)計輸入工作區(qū)域工作區(qū)域常用快捷按鈕常用快捷按鈕圖形編輯器界面圖形編輯器界面353.5 3.5 設(shè)計輸入設(shè)計輸入2. 2. 輸入圖元和宏功能符號輸入圖元和宏功能符號在窗口的空白處雙擊鼠標雙擊鼠標左鍵,或單擊符號工具按鈕,或選擇菜單“EditInsert Symbol”,打開“Symbol”對話框;在“Libraries”欄中單擊某單元庫前的加號,選擇所需圖元或符號名;單擊“OK”。v若已知圖元或符號在庫中的名字,可若已知圖元或符號在庫中的名字,可在在“Symbol”Symbol”對話框的對話框的“Name”Name”欄中欄中直接鍵入名稱(如直接鍵入名稱(如inputinput、o

27、utputoutput)?。?!363.5 3.5 設(shè)計輸入設(shè)計輸入v當符號放置好后,單擊鼠標右鍵,選擇下拉菜單的當符號放置好后,單擊鼠標右鍵,選擇下拉菜單的 PropertiesProperties項,彈出項,彈出“Symbol Properties”Symbol Properties”對話框,可修改對話框,可修改符號的屬性(如實例名、端口狀態(tài)、符號的屬性(如實例名、端口狀態(tài)、LPMLPM的參數(shù)等)。的參數(shù)等)。373.5 3.5 設(shè)計輸入設(shè)計輸入v Quartus 的的模塊庫模塊庫(在(在c:/altera/quartus50/libraries下有下有3個庫):個庫):(1 1)Megaf

28、unctions(兆功能函數(shù)):包含許多可直接使用(兆功能函數(shù)):包含許多可直接使用的參數(shù)化模塊的參數(shù)化模塊arithmetic (參數(shù)化累加器、乘法器、比較器、計數(shù)器、除法器等)embedded_logic(雙端口RAM)gates (參數(shù)化與門、或門、三態(tài)緩沖器、譯碼器、多路選擇器等)IO(各種I/O接口電路模塊)storage(參數(shù)化D觸發(fā)器、鎖存器、FIFO、ROM等)豐富的設(shè)計庫豐富的設(shè)計庫( (基本邏輯塊、基本邏輯塊、7373系列器件、系列器件、特殊的邏輯宏函數(shù)、參數(shù)化模塊特殊的邏輯宏函數(shù)、參數(shù)化模塊) )383.5 3.5 設(shè)計輸入設(shè)計輸入(2 2)others(其他庫):包括與

29、(其他庫):包括與MAX+PLUS 兼容的所兼容的所有中規(guī)模器件,如有中規(guī)模器件,如73系列器件及特殊的邏輯宏函數(shù)系列器件及特殊的邏輯宏函數(shù)如多路選擇器,計數(shù)器,加法器,比較器,乘法器(3 3)Primitives(基本單元符號庫):包含所有的(基本單元符號庫):包含所有的Altera基基本圖元本圖元buffer:緩沖器logic:各種扇入的與門、或門等;other:電源、地等;pin:input,output,bidirstorage:D觸發(fā)器、JK觸發(fā)器、鎖存器等393.5 3.5 設(shè)計輸入設(shè)計輸入3. 3. 結(jié)構(gòu)圖(結(jié)構(gòu)圖(Block DiagramBlock Diagram)輸入方法)

30、輸入方法自頂向下的設(shè)計方法blocktest.bdfblocktest.bdf403.5 3.5 設(shè)計輸入設(shè)計輸入3. 3. 使用使用MegaWizard Plug-In ManagerMegaWizard Plug-In Manager進行宏功能模塊的實例化進行宏功能模塊的實例化Altera提供的宏功能模塊提供的宏功能模塊: LPM :Library of Paramerterized Modules(如乘法器、累加器); MegaCore(如FFT、FIR等); AMMP( Altera Megafunction Partners Program),如PCI、DDS MegaWizard

31、Plug-In Manager運行一個向?qū)?,用于設(shè)置參數(shù)值和運行一個向?qū)В糜谠O(shè)置參數(shù)值和選擇端口選擇端口三種方法:三種方法: 方法一:執(zhí)行“Tools MegaWizard Plug-In ManagerTools MegaWizard Plug-In Manager”菜單命令; 方法二:在原理圖設(shè)計文件的Symbol對話框中單擊“MegaWizard Plug-In ManagerMegaWizard Plug-In Manager”按鈕; 方法三:在命令提示符下鍵入qmegawizqmegawiz命令。預先設(shè)計好的預先設(shè)計好的設(shè)計模塊設(shè)計模塊413.5 3.5 設(shè)計輸入設(shè)計輸入1 1)(

32、事先在資源管理器下新建一個文件夾)創(chuàng)建一個新的工程(事先在資源管理器下新建一個文件夾)創(chuàng)建一個新的工程(如(如pipemult.qpfpipemult.qpf););2 2)新建一個原理圖文件(如新建一個原理圖文件(如pipemult.bdfpipemult.bdf););3 3)使用使用MegaWizard Plug-In ManagerMegaWizard Plug-In Manager構(gòu)建一個構(gòu)建一個8 8 8 8乘法器:乘法器:(1 1)執(zhí)行“Tools MegaWizard Plug-In ManagerTools MegaWizard Plug-In Manager”菜單命令,彈出

33、一對話框;(2 2)選擇“Create a new custom megafunction variationCreate a new custom megafunction variation”選項,單擊“NextNext”按鈕,彈出一對話框;(3 3)在宏功能模塊庫中選擇宏功能模塊(LPM_MULT),選擇輸出文件類型,鍵入輸出文件名(如mult);423.5 3.5 設(shè)計輸入設(shè)計輸入宏功能宏功能模塊模塊輸出文輸出文件類型件類型輸出文輸出文件名件名433.5 3.5 設(shè)計輸入設(shè)計輸入(3 3)單擊“NextNext”,根據(jù)需要,設(shè)置宏功能模塊的端口和參數(shù): device family: S

34、tratix II output file type: Verilog HDL output file name: mult dataa port width: 8 datab port width: 8 2 stage pipeline (latency) generate .v .v & .bsf.bsf files(5 5)單擊“FinishFinish”,完成宏功能模塊的實例化。選中選中443.5 3.5 設(shè)計輸入設(shè)計輸入3 3)將剛創(chuàng)建的宏功能模塊添加到原理圖中將剛創(chuàng)建的宏功能模塊添加到原理圖中(1)雙擊原理圖文件(如pipemult.bdf)空白處,打開“Symbol”對話框,展開

35、“Project”,選擇剛創(chuàng)建的宏功能模塊mult,單擊“OKOK”按鈕;(2)移動鼠標,將宏功能模塊放置到適當位置。453.5 3.5 設(shè)計輸入設(shè)計輸入5 5)將其他工作目錄中現(xiàn)成的源文件添加到本工程中將其他工作目錄中現(xiàn)成的源文件添加到本工程中執(zhí)行“Project Project Add/Remove Files Add/Remove Files in Projectin Project”菜單命令,打開Settings對話框,將Lab1中的ram.vhdram.vhd添加到本工程中。(1 1)(2 2)(3 3)(3 3)或直接調(diào)用c:/libraries/megafunctions/sto

36、rage中的LPM_RAM_DP463.5 3.5 設(shè)計輸入設(shè)計輸入6 6)為為ram.vhdram.vhd創(chuàng)建模塊符號創(chuàng)建模塊符號ram.bsfram.bsf 打開ram.vhd文件,執(zhí)行“Create/Update Create Symbol Create/Update Create Symbol Files for Current FileFiles for Current File”菜單命令。7 7)將模塊符號將模塊符號ram.bsfram.bsf放置到原理圖中放置到原理圖中 方法同第3步8 8)建立完整的原理圖設(shè)計文件(連線、放置引腳、命名)建立完整的原理圖設(shè)計文件(連線、放置引腳、

37、命名) 方法見后面“6. 6. 建立完整的原理圖設(shè)計文件建立完整的原理圖設(shè)計文件”473.5 3.5 設(shè)計輸入設(shè)計輸入1 1)調(diào)入宏功能模塊符號調(diào)入宏功能模塊符號(1)雙擊原理圖文件空白處,打開“Symbol”對話框;(2)在“Libraries”中選擇“c:/altera/quartus50/ libraries”下的適當路徑,單擊所需的宏功能模塊宏功能模塊;(3)單擊“OKOK”,將此宏功能模塊放入原理圖中。宏功能模塊實例化的另一種方法:在原理圖設(shè)計文件的宏功能模塊實例化的另一種方法:在原理圖設(shè)計文件的SymbolSymbol對話框中選擇宏功能函數(shù)庫,直接設(shè)置宏功能模塊的參數(shù)對話框中選擇宏

38、功能函數(shù)庫,直接設(shè)置宏功能模塊的參數(shù)483.5 3.5 設(shè)計輸入設(shè)計輸入2 2)設(shè)置需要的設(shè)置需要的端口端口:雙擊模塊右上角的參數(shù)設(shè)置框,彈出“Symbol Properties”對話框,在“PortsPorts”標簽中選擇所需的端口名端口名,將其狀態(tài)狀態(tài)設(shè)置為“Used”;不用的端口將其狀態(tài)設(shè)置為“Unused” 。雙擊參數(shù)設(shè)置框,則彈出雙擊參數(shù)設(shè)置框,則彈出如何使參數(shù)如何使參數(shù)設(shè)置框顯示設(shè)置框顯示出來?出來?493.5 3.5 設(shè)計輸入設(shè)計輸入3 3)設(shè)置需要的設(shè)置需要的參數(shù)參數(shù):在“Parameter s”標簽中選擇所需的參數(shù)名參數(shù)名,設(shè)置適當?shù)闹抵?;單擊“確定”。503.5 3.5 設(shè)

39、計輸入設(shè)計輸入5. 5. 從設(shè)計文件創(chuàng)建模塊從設(shè)計文件創(chuàng)建模塊為設(shè)計好的工程文件生成一個模塊符號文件(為設(shè)計好的工程文件生成一個模塊符號文件(Block Block Symbol FilesSymbol Files,.bsf.bsf),供高層設(shè)計調(diào)用),供高層設(shè)計調(diào)用(1 1)創(chuàng)建符號)創(chuàng)建符號執(zhí)行“Create/Update Create Symbol Files for Current FileCreate/Update Create Symbol Files for Current File”菜單命令513.5 3.5 設(shè)計輸入設(shè)計輸入(2 2)調(diào)用符號)調(diào)用符號在原理圖中雙擊鼠標左鍵,

40、打開“Symbol”對話框;展開“Project”,選擇剛創(chuàng)建的模塊符號,單擊“OKOK”按鈕;移動鼠標,將模塊放置到適當位置。523.5 3.5 設(shè)計輸入設(shè)計輸入(3 3)編輯符號)編輯符號選中符號,執(zhí)行“Edit Edit Selected SymbolEdit Edit Selected Symbol”菜單命令,或右擊該符號,選擇“Edit Selected SymbolEdit Selected Symbol” 命令,進入符號編輯界面;調(diào)整符號中端口的位置或順序,或調(diào)整符號的大小;單擊保存按鈕,保存修改后的符號; 在圖形文件中右擊該符號,選擇“Update Symbol or Bloc

41、kUpdate Symbol or Block” 命令,更新符號。需要修改需要修改符號時符號時533.5 3.5 設(shè)計輸入設(shè)計輸入6. 6. 建立完整的原理圖設(shè)計文件(連線、放置引腳并命名)建立完整的原理圖設(shè)計文件(連線、放置引腳并命名)(1 1)連線)連線包括信號線(Node Line),總線(Bus Line)利用窗口左邊的工具箱里的折線按鈕。當需要連接兩個端口時,只需將鼠標移動到其中一個端口上,當鼠標變?yōu)槭中螤顣r,一直按下鼠標并拖動到另一端口,松開左鍵即可。(2 2)放置輸入和輸出引腳)放置輸入和輸出引腳引腳類型引腳類型:輸入( INPUT),輸出( OUTPUT),雙向(Bidir)

42、雙擊鼠標左鍵,打開“Symbol”對話框,在“Name”框中鍵入“INPUT”(或“OUTPUT”),選擇“OK”。或在primitive的pin庫中選擇。543.5 3.5 設(shè)計輸入設(shè)計輸入(3 3) 為引線和引腳命名為引線和引腳命名為引線命名為引線命名:單擊引線,鍵入節(jié)點名。注:對于注:對于n n位位總線總線,可采用,可采用An-1.0 An-1.0 的的形式命名,如形式命名,如data7.0data7.0為引腳命名為引腳命名:在引腳的PIN_NAME處雙擊鼠標左鍵,此時PIN_NAME反白顯示,鍵入引腳名,回車,則鼠標指針直接跳到下一個引腳,可繼續(xù)為其他引腳命名。注:輸入引腳和輸出引腳不

43、僅可以是單一的注:輸入引腳和輸出引腳不僅可以是單一的信號信號,也可表示一組,也可表示一組總線總線,只需將引腳的名,只需將引腳的名字命名為總線名,如字命名為總線名,如d7.0d7.0即可。即可。 553.5 3.5 設(shè)計輸入設(shè)計輸入7. 7. 保存設(shè)計文件保存設(shè)計文件用File Save As命令8. 8. 設(shè)置圖紙大小和方向設(shè)置圖紙大小和方向用File Page Setup命令(大小可選擇3 x 5in或A3、A3 Long、A5、A6、B5、B6、C5、DL等)將設(shè)計文件添加到將設(shè)計文件添加到當前工程中當前工程中563.6 3.6 設(shè)計的編譯設(shè)計的編譯一、一、QuartusQuartus的編

44、譯器的功能的編譯器的功能二、編譯的步驟二、編譯的步驟三、在底層圖編輯器中觀察或調(diào)整適配結(jié)果三、在底層圖編輯器中觀察或調(diào)整適配結(jié)果四、引腳鎖定四、引腳鎖定573.6 3.6 設(shè)計的編譯設(shè)計的編譯一、一、 QuartusQuartus的編譯器的功能的編譯器的功能 編譯器既能接受多種輸入文件格式,又能輸出多種文件格式。編譯器既能接受多種輸入文件格式,又能輸出多種文件格式。輸入文件輸入文件 圖形圖形文件(.bdf.bdf);文本文本文件,如:Verilolg HDL文件(.v .v),AHDL文件(.tdf), VHDL文件(.vhd);波形波形輸入文件(.wdf) 第三方第三方EDAEDA工具工具輸

45、入文件,如EDIF文件(.edf),庫映射文件(.lmf),OrCAD文件(.sch),Xilinx文件(.xnf),VQM文件(.vqm)輸出文件輸出文件 設(shè)計校驗設(shè)計校驗文件,如模擬器網(wǎng)表文件(.snf),第三方EDA工具(如Modelsim)所用的網(wǎng)表文件 (.vo,.vho) 編程目標編程目標文件,如MAX系列(CPLD)的.pof.pof文件,F(xiàn)LEX10K、ACEX1K、Cyclone、Stratix系列FPGA的.sof.sof文件Simulator Netlist FileProgrammable Object FileSRAM Object File583.6 3.6 設(shè)計的

46、編譯設(shè)計的編譯處理與設(shè)計項目有關(guān)的所有設(shè)計文件。處理與設(shè)計項目有關(guān)的所有設(shè)計文件。檢查句法錯誤及普通易犯的設(shè)計錯誤。檢查句法錯誤及普通易犯的設(shè)計錯誤。進行邏輯綜合(選擇合適的邏輯化簡算法,去除冗余邏輯)。進行邏輯綜合(選擇合適的邏輯化簡算法,去除冗余邏輯)。布局布線。布局布線。為仿真和定時分析產(chǎn)生輸出文件(為仿真和定時分析產(chǎn)生輸出文件(.snf或或.vo,.vho) 。為編程目標器件產(chǎn)生輸出文件(為編程目標器件產(chǎn)生輸出文件(.pof或或.sof )。)。注:編程文件名與工程名同名;注:編程文件名與工程名同名; 編程文件名不一定同頂層設(shè)計文件名編程文件名不一定同頂層設(shè)計文件名; 一個工程只有一個

47、編程文件。一個工程只有一個編程文件。 593.6 3.6 設(shè)計的編譯設(shè)計的編譯功能模塊功能模塊功能描述功能描述AnalyAnalysis & sis & SyntSynthesishesis將設(shè)計映射到具體器件的基本模塊上(如觸發(fā)器、邏輯門)FitteFitterr在器件中布局布線Timing Timing AnalyAnalyzerzer進行時序分析和性能分析,將延時信息加到網(wǎng)表文件中AssembAssemblerler產(chǎn)生器件編程文件(.pof,.sof,.hexout,.ttf,.rbf)EDA EDA NetlisNetlist t WriterWriter* *產(chǎn)生第三方EDA工具所

48、用的網(wǎng)表文件 (如Verilog HDL的輸出文件.vo,VHDL的輸出文件.vho)表表3-1 Quartus3-1 Quartus編譯器功能模塊描述編譯器功能模塊描述603.6 3.6 設(shè)計的編譯設(shè)計的編譯二、編譯的步驟二、編譯的步驟1. 1. 打開要編譯的工程打開要編譯的工程 用用“FileOpen Project ”或或“FileRecent Projects”命命令令2. 2. 打開編譯器窗口打開編譯器窗口 執(zhí)行執(zhí)行“Tools Compiler Tool”命令命令開始全編譯開始全編譯開始分析和綜合開始分析和綜合必須先指定要編譯的文必須先指定要編譯的文件為頂層實體!件為頂層實體!開始

49、適配開始適配開始裝配開始裝配開始時序開始時序分析分析開始開始EDA網(wǎng)表復寫網(wǎng)表復寫613.6 3.6 設(shè)計的編譯設(shè)計的編譯3. 3. 編譯器選項設(shè)置編譯器選項設(shè)置 用以控制編譯過程:指定目標器件系列、用以控制編譯過程:指定目標器件系列、Compilation Process設(shè)置、設(shè)置、 Analysis & Synthesis設(shè)置、設(shè)置、Fitter設(shè)置等設(shè)置等所有選項所有選項通過通過Settings對話框進行設(shè)置。對話框進行設(shè)置。 打開打開Settings對話框的兩種方法:對話框的兩種方法:方法一:執(zhí)行方法一:執(zhí)行“Assignments Settings”命令;命令;方法二:單擊工具條上的

50、方法二:單擊工具條上的Settings按鈕。按鈕。 623.6 3.6 設(shè)計的編譯設(shè)計的編譯Settings對話框的對話框的Device頁面頁面指定未使用指定未使用引腳的狀態(tài)引腳的狀態(tài)633.6 3.6 設(shè)計的編譯設(shè)計的編譯(1)指定目標器件系列指定目標器件系列在Settings對話框的Category欄中選擇“Device”,或直接執(zhí)行“Assignments Device”命令;然后在Device頁面中進行設(shè)置。注意未使用引腳注意未使用引腳一定要指定為輸一定要指定為輸入、三態(tài)引腳!入、三態(tài)引腳!(2)Compilation Process設(shè)置設(shè)置在Settings對話框的Category欄

51、中選擇“Compilation Process Settings” ;然后在Compilation Process Settings頁面中進行設(shè)置: 采取增量編譯技術(shù):打開“Use Smart compilation”選項; 節(jié)省磁盤空間:打開“Preserve fewer node names to save disk space”選項為使重編譯速度加快,為使重編譯速度加快,一定選中此項!一定選中此項!643.6 3.6 設(shè)計的編譯設(shè)計的編譯(3)Analysis & Synthesis設(shè)置設(shè)置 用于優(yōu)化設(shè)計的分析綜合過程。用于優(yōu)化設(shè)計的分析綜合過程。在Settings對話框的Categor

52、y欄中選擇“Analysis & Synthesis Settings” ;然后在Analysis & Synthesis Settings頁面中進行設(shè)置: Optimization Technique(Speed,Balanced或Area); 選擇支持VHDL和Verilog HDL的版本; 綜合網(wǎng)表優(yōu)化(Perform WYSIWYG Primitive Resynthesis,Perform Gate-Level Register Retiming)653.6 3.6 設(shè)計的編譯設(shè)計的編譯(3) Fitter設(shè)置設(shè)置 用于控制器件的適配情況及編譯速度。用于控制器件的適配情況及編譯速度。

53、在Settings對話框的Category欄中選擇“Fitting Settings” ;然后在Fitting Settings頁面中進行設(shè)置: Timing-driven compilation; Fitter effort(Standard Fit,F(xiàn)ast Fit,Auto Fit); Physical Synthesis Optimizations:將適配過程和綜合過程緊密結(jié)合起來(基于適配器輸出重新進行綜合):包括組合邏輯的物理綜合、寄存器復制的物理綜合。然后單擊然后單擊OKOK,完成設(shè)置,完成設(shè)置663.6 3.6 設(shè)計的編譯設(shè)計的編譯3. 3. 進行分析綜合進行分析綜合 分析設(shè)計

54、文件,建立工程數(shù)據(jù)庫分析設(shè)計文件,建立工程數(shù)據(jù)庫進行分析和綜合有進行分析和綜合有3 3種方法種方法方法一:方法一: 在編譯器窗口中,單擊在編譯器窗口中,單擊Start Analysis & Synthesis按鈕;按鈕;方法二:執(zhí)行方法二:執(zhí)行“Processing Start Start Analysis & Synthesis”命令;命令;方法三:單擊工具條上的方法三:單擊工具條上的Start Analysis & Synthesis快捷快捷按鈕。按鈕。673.6 3.6 設(shè)計的編譯設(shè)計的編譯分析綜合窗口分析綜合窗口StatusMessages分析綜合報告分析綜合報告683.6 3.6 設(shè)

55、計的編譯設(shè)計的編譯5. 5. 啟動編譯器啟動編譯器 可以單獨運行編譯器的某個模塊,也可以進行全編譯??梢詥为氝\行編譯器的某個模塊,也可以進行全編譯。 啟動啟動全編譯全編譯過程:過程:(1 1)執(zhí)行執(zhí)行 “ “Processing Start Compilation”命令,或命令,或單擊工具條上的全編譯快捷按鈕單擊工具條上的全編譯快捷按鈕 在編譯過程中,自動顯示在編譯過程中,自動顯示狀態(tài)狀態(tài)窗口、窗口、消息消息窗口和編譯窗口和編譯報告報告窗口。窗口。注:編譯是在后臺運行的,此時注:編譯是在后臺運行的,此時計算機還可進行其他工作!計算機還可進行其他工作!693.6 3.6 設(shè)計的編譯設(shè)計的編譯設(shè)計

56、的全編譯過程設(shè)計的全編譯過程StatusMessagesReport窗口窗口703.6 3.6 設(shè)計的編譯設(shè)計的編譯(2 2)檢查錯誤檢查錯誤 所有信息、錯誤和警告會在自動打開的所有信息、錯誤和警告會在自動打開的Message Message 窗口中顯示:窗口中顯示:在一條消息上雙擊左鍵,或單擊右鍵,然后從彈出菜單中選擇“Locate Locate in Design FileLocate Locate in Design File”,可給錯誤信息定位;選擇“HelpHelp” ,可查看錯誤信息的詳細說明??梢远ㄎ诲e誤在設(shè)可以定位錯誤在設(shè)計文件中的位置!計文件中的位置! (3 3)閱讀編譯報告

57、閱讀編譯報告如果編譯報告窗口已關(guān)閉,單擊快捷快捷按鈕可以打開編譯報告。在編譯報告左邊窗口點擊要查看部分前的加號,然后選擇要查看的部分。713.6 3.6 設(shè)計的編譯設(shè)計的編譯三、在底層圖編輯器中觀察或調(diào)整適配結(jié)果三、在底層圖編輯器中觀察或調(diào)整適配結(jié)果底層圖底層圖在在Quartus5.0Quartus5.0中只有時序逼近底層圖(中只有時序逼近底層圖(Timing Closure Timing Closure FloorplanFloorplan),用于物理器件資源分配、查看布局、查看連接),用于物理器件資源分配、查看布局、查看連接底層圖的顯示方式底層圖的顯示方式內(nèi)部邏輯單元(內(nèi)部邏輯單元(Int

58、erior CellsInterior Cells)默認顯示方式;默認顯示方式;內(nèi)部邏輯陣列塊(內(nèi)部邏輯陣列塊(Interior LABsInterior LABs););域視圖(域視圖(Field ViewField View););器件頂視圖(器件頂視圖(Package TopPackage Top););器件底視圖(器件底視圖( Package BottomPackage Bottom) 注注:利用:利用ViewView菜單,或在打開的底菜單,或在打開的底層圖中單擊右鍵,可以選擇不同的層圖中單擊右鍵,可以選擇不同的顯示方式!顯示方式!自學!自學!723.6 3.6 設(shè)計的編譯設(shè)計的編譯1

59、. 1. 在時序逼近底層圖中查看適配結(jié)果在時序逼近底層圖中查看適配結(jié)果(1 1)打開時序逼近底層圖)打開時序逼近底層圖執(zhí)行“Assignments Timing Closure FloorplanAssignments Timing Closure Floorplan ”命令;選擇“View Color Legend WindowView Color Legend Window”命令,顯示顏色圖例。733.6 3.6 設(shè)計的編譯設(shè)計的編譯(2 2)使用時序逼近底層圖)使用時序逼近底層圖查看適配器生成的邏輯布局、用戶分配,進行LogicLock區(qū)域分配,查看布線擁塞情況利用ViewView菜單或

60、在當前視圖上單擊右鍵,可以切換底層圖的顯示方式(3 3)查看分配和布線)查看分配和布線執(zhí)行“View RoutingView Routing”命令或直接單擊工具條上的快捷按鈕可以查看節(jié)點間路徑、節(jié)點的扇入和扇出、布線延時、物理時序估計、布線擁塞、關(guān)鍵路徑等(3 3)進行位置和時序分配)進行位置和時序分配執(zhí)行“Assignments Assignment EditorAssignments Assignment Editor”命令啟動Assignment Editor進行分配使用Node FinderNode Finder進行分配743.6 3.6 設(shè)計的編譯設(shè)計的編譯pipemult.bdf的

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