可測(cè)試性設(shè)計(jì)與ATPG

1、Unit 4 VLSI設(shè)計(jì)方法設(shè)計(jì)方法 Chap11 可測(cè)試性設(shè)計(jì)與可測(cè)試性設(shè)計(jì)與ATPGUnit 1 緒論緒論Unit 2 CMOS電路設(shè)計(jì)基礎(chǔ)電路設(shè)計(jì)基礎(chǔ)Unit 3 CMOS電路的邏輯設(shè)計(jì)電路的邏輯設(shè)計(jì)Unit 4 VLSI設(shè)計(jì)方法設(shè)計(jì)方法 Chap8 設(shè)計(jì)模式和設(shè)計(jì)流程設(shè)計(jì)模式和設(shè)計(jì)流程 Chap9 RTL設(shè)計(jì)與仿真設(shè)計(jì)與仿真 Chap10 邏輯綜合與時(shí)序仿真邏輯綜合與時(shí)序仿真 Chap11 可測(cè)試性設(shè)計(jì)與可測(cè)試性設(shè)計(jì)與ATPG Chap12 版圖設(shè)計(jì)與驗(yàn)證版圖設(shè)計(jì)與驗(yàn)證3SpecificationExecutable modelRTL code Gate-level netlistC

2、ell/interconnect level positionMask-level geometrySystem (Behavioral) levelRTL Gate (Logic) levelLayout (Physical) Level設(shè)計(jì)階段設(shè)計(jì)階段（設(shè)計(jì)抽象層）（設(shè)計(jì)抽象層）設(shè)計(jì)結(jié)果設(shè)計(jì)結(jié)果4 RTL Source Code 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證: VCS、Modelsim 邏輯邏輯綜合綜合: DC DFT：DFTC 布局布線布局布線: Encounter、Astro 版圖驗(yàn)證（版圖后分析）版圖驗(yàn)證（版圖后分析） DRC/LVS: Calibre、Hercules 參數(shù)提取參數(shù)提取: St

3、ar-RCXT 靜態(tài)時(shí)序仿真靜態(tài)時(shí)序仿真: Primetime ATPG: TetraMax Tape-out Test Pattern 靜態(tài)時(shí)序仿真靜態(tài)時(shí)序仿真: Primetime VLSI設(shè)計(jì)流程及典設(shè)計(jì)流程及典型型EDA工具工具+常用的常用的EDA工具工具 Cadence Synopsys Magma Mentor Graphics5Why DFT and ATPG needed in Gate (Logic) Level？6Why Testing因?yàn)椋盒酒谏a(chǎn)過(guò)程中因?yàn)椋盒酒谏a(chǎn)過(guò)程中會(huì)產(chǎn)生的電路結(jié)構(gòu)上的制會(huì)產(chǎn)生的電路結(jié)構(gòu)上的制造缺陷！造缺陷！所以：我們需要通過(guò)測(cè)試所以：我們需要

4、通過(guò)測(cè)試來(lái)挑出那些有制造缺陷的來(lái)挑出那些有制造缺陷的成品芯片，防止其流入用成品芯片，防止其流入用戶手中！戶手中！7What is Testing n測(cè)試測(cè)試(Testing) 所要檢查的不是設(shè)計(jì)的功能錯(cuò)誤，而所要檢查的不是設(shè)計(jì)的功能錯(cuò)誤，而是芯片在生產(chǎn)過(guò)程中引入的電路結(jié)構(gòu)上的制造缺陷是芯片在生產(chǎn)過(guò)程中引入的電路結(jié)構(gòu)上的制造缺陷(physical defects)n測(cè)試并不關(guān)心設(shè)計(jì)本身具體實(shí)現(xiàn)了什么功能，而是要想辦測(cè)試并不關(guān)心設(shè)計(jì)本身具體實(shí)現(xiàn)了什么功能，而是要想辦法測(cè)試其是否有制造缺陷。對(duì)一個(gè)測(cè)試工程師來(lái)說(shuō)，一塊法測(cè)試其是否有制造缺陷。對(duì)一個(gè)測(cè)試工程師來(lái)說(shuō)，一塊MPEG 解碼芯片和一塊解碼芯片和

5、一塊USB 接口芯片并沒(méi)有太大的區(qū)別，接口芯片并沒(méi)有太大的區(qū)別，因?yàn)樾酒δ苁窃O(shè)計(jì)過(guò)程應(yīng)解決的問(wèn)題了因?yàn)樾酒δ苁窃O(shè)計(jì)過(guò)程應(yīng)解決的問(wèn)題了n測(cè)試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的輸入激測(cè)試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的輸入激勵(lì)，并測(cè)量其確定的輸出響應(yīng)與勵(lì)，并測(cè)量其確定的輸出響應(yīng)與“理想理想”的期待響應(yīng)的期待響應(yīng)進(jìn)行比較，進(jìn)而判斷被測(cè)對(duì)象是否存在故障進(jìn)行比較，進(jìn)而判斷被測(cè)對(duì)象是否存在故障n類似以前講過(guò)的類似以前講過(guò)的RTL仿真（功能仿真）的過(guò)程仿真（功能仿真）的過(guò)程8How Testing：Product Testing Today 自動(dòng)測(cè)試儀自動(dòng)測(cè)試儀(Automatic Test Eq

6、uipment, ATE)上運(yùn)行的上運(yùn)行的測(cè)測(cè)試程序試程序通常包含如下信息：激勵(lì)向量，響應(yīng)向量，以及控制通常包含如下信息：激勵(lì)向量，響應(yīng)向量，以及控制和確定和確定ATE時(shí)序所需要的信息等時(shí)序所需要的信息等9 What is DFTn在過(guò)去的設(shè)計(jì)流程中，設(shè)計(jì)隊(duì)伍完成設(shè)計(jì)后將設(shè)計(jì)扔在過(guò)去的設(shè)計(jì)流程中，設(shè)計(jì)隊(duì)伍完成設(shè)計(jì)后將設(shè)計(jì)扔給專門的測(cè)試隊(duì)伍，由他們完成剩下的測(cè)試工作。而給專門的測(cè)試隊(duì)伍，由他們完成剩下的測(cè)試工作。而測(cè)試隊(duì)伍測(cè)試隊(duì)伍沿用功能仿真中的沿用功能仿真中的TestBench仿真向量進(jìn)行仿真向量進(jìn)行故障測(cè)試故障測(cè)試，最多由于仿真向量比較龐大而做些裁剪最多由于仿真向量比較龐大而做些裁剪n借用功

7、能仿真中的仿真向量進(jìn)行故障測(cè)試，不能有效借用功能仿真中的仿真向量進(jìn)行故障測(cè)試，不能有效控制測(cè)試成本控制測(cè)試成本(cost-of-test)n功能仿真不等于故障仿真，測(cè)試向量過(guò)大功能仿真不等于故障仿真，測(cè)試向量過(guò)大nATE資源有限資源有限n在設(shè)計(jì)流程中盡早考慮測(cè)試的要求，在設(shè)計(jì)階段就為在設(shè)計(jì)流程中盡早考慮測(cè)試的要求，在設(shè)計(jì)階段就為將來(lái)的測(cè)試工作設(shè)計(jì)將來(lái)的測(cè)試工作設(shè)計(jì)專門用于測(cè)試的硬件邏輯專門用于測(cè)試的硬件邏輯。這種。這種通過(guò)增加額外的邏輯以增強(qiáng)設(shè)計(jì)的可測(cè)試性通過(guò)增加額外的邏輯以增強(qiáng)設(shè)計(jì)的可測(cè)試性的工作就的工作就是可測(cè)試性設(shè)計(jì)是可測(cè)試性設(shè)計(jì)(DFT，Design for Testability)n

8、DFT是邏輯相關(guān)的工作，是邏輯相關(guān)的工作，需在需在Gate (Logic) Level解決解決10 DFT的作用的作用n提高產(chǎn)品質(zhì)量提高產(chǎn)品質(zhì)量n降低測(cè)試成本降低測(cè)試成本11What is ATPGnDFT通過(guò)增加額外的專門用于測(cè)試的硬件邏輯，通過(guò)增加額外的專門用于測(cè)試的硬件邏輯，以增強(qiáng)設(shè)計(jì)的可測(cè)試性。但對(duì)于測(cè)試，最以增強(qiáng)設(shè)計(jì)的可測(cè)試性。但對(duì)于測(cè)試，最后是需后是需要體現(xiàn)在由此可以產(chǎn)生的要體現(xiàn)在由此可以產(chǎn)生的測(cè)試向量測(cè)試向量nATPG：自動(dòng)測(cè)試向量生成自動(dòng)測(cè)試向量生成n測(cè)試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的測(cè)試是向一個(gè)處于已知狀態(tài)的對(duì)象施加確定的輸入激勵(lì)輸入激勵(lì)，并測(cè)量其確定的輸出響應(yīng)與并測(cè)量

9、其確定的輸出響應(yīng)與“理想理想”的期待響應(yīng)的期待響應(yīng)進(jìn)行比進(jìn)行比較，進(jìn)而判斷被測(cè)對(duì)象是否存在故障。較，進(jìn)而判斷被測(cè)對(duì)象是否存在故障。測(cè)試向量測(cè)試向量：輸入輸入激勵(lì)激勵(lì) “理想理想”的期待響應(yīng)的期待響應(yīng)n從從DFT來(lái)自動(dòng)產(chǎn)生測(cè)試向量來(lái)自動(dòng)產(chǎn)生測(cè)試向量nATPG 工具可以滿足大部分生產(chǎn)測(cè)試中所需的測(cè)工具可以滿足大部分生產(chǎn)測(cè)試中所需的測(cè)試向量自動(dòng)生成的要求，自動(dòng)生成的測(cè)試試向量自動(dòng)生成的要求，自動(dòng)生成的測(cè)試向量提向量提供改供改ATE測(cè)試程序用測(cè)試程序用12nFault ModelnDFTnATPGnATE13What is a Physical Defect? 14 CMOS 工藝中常見(jiàn)的制造缺陷或曰

10、物理缺陷工藝中常見(jiàn)的制造缺陷或曰物理缺陷（ Physical Defect）包括：）包括：n對(duì)地和對(duì)電源的短路對(duì)地和對(duì)電源的短路n由塵粒引起的連線斷路由塵粒引起的連線斷路n金屬穿通金屬穿通(metal spike-through) 引起的晶體管源或漏的短路引起的晶體管源或漏的短路等等15Physical Defects Fault Modeln不管是對(duì)封裝好的成品還是對(duì)尚未封裝的不管是對(duì)封裝好的成品還是對(duì)尚未封裝的“裸片裸片”（die），要將），要將探針伸入芯片結(jié)構(gòu)內(nèi)部探針伸入芯片結(jié)構(gòu)內(nèi)部進(jìn)行測(cè)試，無(wú)論進(jìn)行測(cè)試，無(wú)論從技術(shù)或是經(jīng)濟(jì)角度都是根本不可行的。對(duì)芯片的測(cè)從技術(shù)或是經(jīng)濟(jì)角度都是根本不可行

11、的。對(duì)芯片的測(cè)試只有通過(guò)有限的試只有通過(guò)有限的輸入輸入/輸出管腳輸出管腳(I/O pin) 來(lái)完成來(lái)完成n需要通過(guò)需要通過(guò)對(duì)芯片內(nèi)部制造缺陷引起的電路故障建立邏對(duì)芯片內(nèi)部制造缺陷引起的電路故障建立邏輯上的模型輯上的模型，從而通過(guò)測(cè)量，從而通過(guò)測(cè)量電路在輸入輸出管腳上行電路在輸入輸出管腳上行為為，來(lái)判斷芯片內(nèi)部是否存在制造缺陷，來(lái)判斷芯片內(nèi)部是否存在制造缺陷Physical Defects（制造缺陷）（制造缺陷） Fault Model（故障模型）（故障模型）16n故障模型故障模型 由于引起芯片發(fā)生故障的制造缺陷原因多種多樣，為了便于分由于引起芯片發(fā)生故障的制造缺陷原因多種多樣，為了便于分析和判

12、斷故障，需要將故障的特征進(jìn)行抽象和分類，把析和判斷故障，需要將故障的特征進(jìn)行抽象和分類，把呈現(xiàn)同呈現(xiàn)同樣效果的故障歸并成同一種故障類型，并使用同一種描述方法樣效果的故障歸并成同一種故障類型，并使用同一種描述方法，這種故障描述方式稱為故障模型這種故障描述方式稱為故障模型 n當(dāng)前當(dāng)前VLSI 設(shè)計(jì)中常用的故障模型設(shè)計(jì)中常用的故障模型n固定型故障模型固定型故障模型(stuck-at fault model)：使用最多使用最多n時(shí)延故障模型時(shí)延故障模型(delay fault model) n基于電流的故障模型基于電流的故障模型(current-based fault model) n.Fault M

13、odel（故障模型（故障模型）17 Fault ModelnStuck-at 故障模型故障模型n時(shí)延故障模型時(shí)延故障模型n跳變延時(shí)跳變延時(shí)(transition delay)故障模型故障模型n路徑延時(shí)路徑延時(shí)(path delay)故障模型故障模型n基于電流的故障模型基于電流的故障模型18Stuck-At Fault Model 19 Single-Stuck-At Fault Model nStuck-At Fault Model（SSA）的）的“單故障單故障假設(shè)假設(shè)” ：在每一個(gè)被測(cè)芯片在每一個(gè)被測(cè)芯片DUT (device under test)上最多只會(huì)出現(xiàn)一個(gè)故障上最多只會(huì)出現(xiàn)一個(gè)故

14、障n實(shí)際上在一塊芯片上同時(shí)出現(xiàn)多個(gè)故障的可能實(shí)際上在一塊芯片上同時(shí)出現(xiàn)多個(gè)故障的可能性非常小性非常小n即使一塊芯片出現(xiàn)了多個(gè)故障，那么它幾乎不即使一塊芯片出現(xiàn)了多個(gè)故障，那么它幾乎不可能通過(guò)基于可能通過(guò)基于“單故障假設(shè)單故障假設(shè)”的測(cè)試的測(cè)試n從工程角度考慮，如果不采用這個(gè)假設(shè)，會(huì)大從工程角度考慮，如果不采用這個(gè)假設(shè)，會(huì)大大增加計(jì)算復(fù)雜度，遠(yuǎn)遠(yuǎn)超出目前可能的計(jì)算大增加計(jì)算復(fù)雜度，遠(yuǎn)遠(yuǎn)超出目前可能的計(jì)算能力能力20基于基于Stuck-at故障模型的故障模型的 組合電路故障偵測(cè)組合電路故障偵測(cè)/測(cè)試向量生成測(cè)試向量生成n有了有了Stuck-at故障模型，如何通過(guò)故障模型，如何通過(guò)IO端口來(lái)偵端口來(lái)

15、偵測(cè)到故障，生成測(cè)試向量（測(cè)到故障，生成測(cè)試向量（Test Pattern）？）？nA SA-Fault-Detection Algorithm for Combinational Logic Network：D Algorithm （Combinational Logic ATPG ） 算法步驟算法步驟nTarget a SA FaultnActivate the SA FaultnPropagate Fault EffectnRecord the Test Pattern21 Target a SA Fault (1/4) 22Activate the SA Fault (2/4) 23P

16、ropagate Fault Effect (3/4) 24Record the Test Pattern(4/4) Anatomy of a Test Pattern25Are All Faults Detectable?26How Many Stuck-At Faults?27Equivalent Faults (1/3)28Equivalent Faults (2/3)29Equivalent Faults (3/3)30 Fault ModelnStuck-at 故障模型故障模型n時(shí)延故障模型時(shí)延故障模型n跳變延時(shí)跳變延時(shí)(transition delay)故障模型故障模型n路徑延時(shí)路

17、徑延時(shí)(path delay)故障模型故障模型n基于電流的故障模型基于電流的故障模型31跳變時(shí)延故障模型跳變時(shí)延故障模型n可以看作是對(duì)可以看作是對(duì)SA 故障模型的增強(qiáng)，增加了對(duì)時(shí)域特故障模型的增強(qiáng)，增加了對(duì)時(shí)域特性的約束性的約束n在這種故障測(cè)試中，先強(qiáng)制驅(qū)動(dòng)測(cè)試點(diǎn)電平到故障值，然在這種故障測(cè)試中，先強(qiáng)制驅(qū)動(dòng)測(cè)試點(diǎn)電平到故障值，然后在輸入點(diǎn)加上一個(gè)跳變的激勵(lì)，經(jīng)過(guò)給定時(shí)間后檢測(cè)測(cè)后在輸入點(diǎn)加上一個(gè)跳變的激勵(lì)，經(jīng)過(guò)給定時(shí)間后檢測(cè)測(cè)試點(diǎn)是否跳變至正確值試點(diǎn)是否跳變至正確值n與與stuck-at 模型的靜態(tài)檢測(cè)不同，跳變延時(shí)可以檢測(cè)出門模型的靜態(tài)檢測(cè)不同，跳變延時(shí)可以檢測(cè)出門級(jí)電路上的上升跳變過(guò)慢級(jí)電

18、路上的上升跳變過(guò)慢(STR，slow-to-rise)或者下降跳或者下降跳變過(guò)慢變過(guò)慢(STF，slow-to-fall)故障故障n 也稱為也稱為門時(shí)延故門時(shí)延故障模型障模型，因?yàn)檫@種，因?yàn)檫@種模型的故障都可以模型的故障都可以歸結(jié)于門輸入歸結(jié)于門輸入/輸出輸出過(guò)慢過(guò)慢32路徑時(shí)延故障模型路徑時(shí)延故障模型n路徑時(shí)延故障模型與跳變時(shí)延故障模型路徑時(shí)延故障模型與跳變時(shí)延故障模型基本上類似，路徑時(shí)延故障模型可以看基本上類似，路徑時(shí)延故障模型可以看作是對(duì)作是對(duì)指定路徑上所有組合門電路的跳指定路徑上所有組合門電路的跳變時(shí)延之和變時(shí)延之和的故障判斷的故障判斷33 Fault ModelnStuck-at 故

19、障模型故障模型n時(shí)延故障模型時(shí)延故障模型n跳變延時(shí)跳變延時(shí)(transition delay)故障模型故障模型n路徑延時(shí)路徑延時(shí)(path delay)故障模型故障模型n基于電流的故障模型基于電流的故障模型34靜態(tài)電流靜態(tài)電流IddqnIddq 指指CMOS電路在所有門處于靜態(tài)下的電源總電流電路在所有門處于靜態(tài)下的電源總電流n在在CMOS 邏輯中非翻轉(zhuǎn)狀態(tài)的門只消耗靜態(tài)或者二極管反向邏輯中非翻轉(zhuǎn)狀態(tài)的門只消耗靜態(tài)或者二極管反向(diode reverse) 電流。由于靜態(tài)時(shí)電流。由于靜態(tài)時(shí)PMOS和和NMOS管不會(huì)同時(shí)管不會(huì)同時(shí)導(dǎo)通導(dǎo)通, 流過(guò)它的僅是漏電流即靜態(tài)電流流過(guò)它的僅是漏電流即靜態(tài)電

20、流Iddq ，約為，約為1nA。對(duì)于一。對(duì)于一塊大規(guī)模集成電路，其塊大規(guī)模集成電路，其Iddq應(yīng)在應(yīng)在uA級(jí)（級(jí)（ Iddq大小與集成度有關(guān)）大小與集成度有關(guān)） n任何導(dǎo)通的橋接、短路和斷路故障都將導(dǎo)致靜態(tài)電流任何導(dǎo)通的橋接、短路和斷路故障都將導(dǎo)致靜態(tài)電流Iddq上升一上升一個(gè)數(shù)量級(jí)以上個(gè)數(shù)量級(jí)以上35基于電流的故障模型基于電流的故障模型n可能會(huì)導(dǎo)致過(guò)大靜態(tài)電流的故障可能會(huì)導(dǎo)致過(guò)大靜態(tài)電流的故障n不一定不一定導(dǎo)致邏輯錯(cuò)誤導(dǎo)致邏輯錯(cuò)誤，但會(huì)導(dǎo)致，但會(huì)導(dǎo)致潛在的錯(cuò)誤行為和早期故潛在的錯(cuò)誤行為和早期故障障，出現(xiàn)可靠性方面問(wèn)題的可能出現(xiàn)可靠性方面問(wèn)題的可能。比如一個(gè)尚能正常工作。比如一個(gè)尚能正常工作的

21、電路將來(lái)可能由于金屬遷移的電路將來(lái)可能由于金屬遷移(metal migration)等機(jī)制而等機(jī)制而逐漸失效逐漸失效n在一些關(guān)鍵場(chǎng)合在一些關(guān)鍵場(chǎng)合(如心臟起搏器如心臟起搏器)，出現(xiàn)任何不正常的行為都，出現(xiàn)任何不正常的行為都應(yīng)被認(rèn)做是故障應(yīng)被認(rèn)做是故障n常見(jiàn)的兩類基于電流的故障模型常見(jiàn)的兩類基于電流的故障模型npseudo-stuck-at 故障模型故障模型n主要建立在主要建立在SA 故障模型上：在單純的故障模型上：在單純的SA模型中，觀察模型中，觀察代表邏輯值代表邏輯值1 或者或者0 的電壓值；而在的電壓值；而在pseudo-stuck-at 故障模型中，則是故障模型中，則是先將故障效應(yīng)加到指

22、定點(diǎn)，然后觀察先將故障效應(yīng)加到指定點(diǎn)，然后觀察電源對(duì)整個(gè)芯片輸出的電流大小電源對(duì)整個(gè)芯片輸出的電流大小ntoggle 故障模型故障模型36nFault ModelnDFTnATPGnATE37 幾種常見(jiàn)的幾種常見(jiàn)的DFT技術(shù)技術(shù)n掃描掃描(SCAN)測(cè)試測(cè)試 將電路中的存儲(chǔ)單元（寄存器將電路中的存儲(chǔ)單元（寄存器Register）轉(zhuǎn)化成為）轉(zhuǎn)化成為可控制和可觀察的存儲(chǔ)單元（寄存器）可控制和可觀察的存儲(chǔ)單元（寄存器） ，將這些，將這些單元連接成一個(gè)或多個(gè)移位寄存器，即掃描鏈單元連接成一個(gè)或多個(gè)移位寄存器，即掃描鏈n內(nèi)建自測(cè)試內(nèi)建自測(cè)試(BIST) 在電路內(nèi)部增加測(cè)試電路結(jié)構(gòu)，在測(cè)試時(shí)這個(gè)測(cè)在電路內(nèi)

23、部增加測(cè)試電路結(jié)構(gòu)，在測(cè)試時(shí)這個(gè)測(cè)試電路結(jié)構(gòu)能夠自己產(chǎn)生激勵(lì)和比較響應(yīng)試電路結(jié)構(gòu)能夠自己產(chǎn)生激勵(lì)和比較響應(yīng)n靜態(tài)電流靜態(tài)電流(IDDQ)測(cè)試測(cè)試 若存在電流性故障若存在電流性故障, 會(huì)使電路在靜態(tài)時(shí)產(chǎn)生一個(gè)高會(huì)使電路在靜態(tài)時(shí)產(chǎn)生一個(gè)高于正常值的電流于正常值的電流 。38掃描測(cè)試技術(shù)掃描測(cè)試技術(shù) 1 基本原理和方法基本原理和方法 2 掃描測(cè)試策略掃描測(cè)試策略 3 基于掃描測(cè)試的芯片測(cè)試步驟基于掃描測(cè)試的芯片測(cè)試步驟 39Testing Sequential Logic： Sequential logic ATPG based on D algorithm40Handling Register S

24、tages41Test Pattern with Three Cycles42Assessment of Sequential logic ATPG Then how?43Testing Sequential Logic ： Combinational Logic ATPG with help of Full-Scan DesignsScannable Equivalent Flip-Flop44The Full-Scan Strategy45Scan Chains46掃描測(cè)試掃描測(cè)試 Summarized（1）掃描測(cè)試的基本原理掃描測(cè)試的基本原理將一個(gè)集成電路內(nèi)所有寄存器改成將一個(gè)集成電路內(nèi)

25、所有寄存器改成Scannable后串后串接起來(lái)，組成一個(gè)接起來(lái)，組成一個(gè)移位寄存器移位寄存器，使得從外部能，使得從外部能容易地容易地控制控制并直接并直接觀察觀察這些狀態(tài)存儲(chǔ)單元中的這些狀態(tài)存儲(chǔ)單元中的內(nèi)容內(nèi)容掃描測(cè)試將時(shí)序電路測(cè)試轉(zhuǎn)化為組合電路測(cè)試掃描測(cè)試將時(shí)序電路測(cè)試轉(zhuǎn)化為組合電路測(cè)試掃描測(cè)試的設(shè)計(jì)要保證各個(gè)寄存器可以掃描測(cè)試的設(shè)計(jì)要保證各個(gè)寄存器可以和組合和組合電路完全隔離開(kāi)來(lái)電路完全隔離開(kāi)來(lái)，以便寄存器的狀態(tài)可隨意，以便寄存器的狀態(tài)可隨意設(shè)置，同時(shí)保證寄存器的輸出可觀察設(shè)置，同時(shí)保證寄存器的輸出可觀察 47掃描測(cè)試掃描測(cè)試 Summarized （2） n掃描測(cè)試的基本設(shè)計(jì)步驟掃描測(cè)試的

26、基本設(shè)計(jì)步驟n將電路中的寄存器轉(zhuǎn)化成為可控制和可觀將電路中的寄存器轉(zhuǎn)化成為可控制和可觀察的寄存器，一般是用察的寄存器，一般是用帶掃描功能的寄存帶掃描功能的寄存器器代替邏輯電路中的寄存器代替邏輯電路中的寄存器n再把這些寄存器連接成一個(gè)或多個(gè)移位寄再把這些寄存器連接成一個(gè)或多個(gè)移位寄存器，即存器，即掃描鏈掃描鏈n當(dāng)電路處于掃描模式（測(cè)試模式）時(shí)，就當(dāng)電路處于掃描模式（測(cè)試模式）時(shí)，就可以向掃描鏈（掃描寄存器）中移入可以向掃描鏈（掃描寄存器）中移入/ /移移出數(shù)據(jù)，出數(shù)據(jù)，48掃描測(cè)試掃描測(cè)試 Summarized（3） n掃描測(cè)試的缺點(diǎn)掃描測(cè)試的缺點(diǎn) 每個(gè)每個(gè)寄存器寄存器的結(jié)構(gòu)由于的結(jié)構(gòu)由于掃描掃

27、描測(cè)試模式與正測(cè)試模式與正常工作模式切換的需要，必然會(huì)復(fù)雜化；加常工作模式切換的需要，必然會(huì)復(fù)雜化；加上大量附加的內(nèi)部互連線，使芯片面積增大上大量附加的內(nèi)部互連線，使芯片面積增大 寄存器寄存器中增加的控制使電路速度降低，雙中增加的控制使電路速度降低，雙穩(wěn)的翻轉(zhuǎn)時(shí)間可能增加穩(wěn)的翻轉(zhuǎn)時(shí)間可能增加12ns； 49掃描測(cè)試技術(shù)掃描測(cè)試技術(shù) 1 基本原理和方法基本原理和方法 2 掃描測(cè)試策略掃描測(cè)試策略 3 基于掃描測(cè)試的芯片測(cè)試步驟基于掃描測(cè)試的芯片測(cè)試步驟 50掃描測(cè)試的兩種方式掃描測(cè)試的兩種方式n全掃描技術(shù)全掃描技術(shù) （Full Scan） 以面積和速度為代價(jià)以面積和速度為代價(jià) n部分掃描技術(shù)部分

28、掃描技術(shù) （Partial Scan） 只選擇一部分寄存器只選擇一部分寄存器構(gòu)成移位寄存器，可構(gòu)成移位寄存器，可以降低了掃描設(shè)計(jì)的以降低了掃描設(shè)計(jì)的硬件消耗和測(cè)試響應(yīng)硬件消耗和測(cè)試響應(yīng)時(shí)間時(shí)間掃描測(cè)試掃描測(cè)試策略策略51掃描測(cè)試技術(shù)掃描測(cè)試技術(shù) 1 基本原理和方法基本原理和方法 2 掃描測(cè)試策略掃描測(cè)試策略 3 基于掃描測(cè)試的芯片測(cè)試步驟基于掃描測(cè)試的芯片測(cè)試步驟 52n電路由正常工作模式轉(zhuǎn)換到掃描測(cè)試模式，各寄存電路由正常工作模式轉(zhuǎn)換到掃描測(cè)試模式，各寄存器變?yōu)閽呙桄溕系囊莆患拇嫫?；器變?yōu)閽呙桄溕系囊莆患拇嫫鳎籲在測(cè)試時(shí)鐘控制下，先進(jìn)行初始化測(cè)試，即對(duì)掃描在測(cè)試時(shí)鐘控制下，先進(jìn)行初始化測(cè)試，

29、即對(duì)掃描測(cè)試切換和移位寄存器進(jìn)行測(cè)試，寫入一連串的測(cè)試切換和移位寄存器進(jìn)行測(cè)試，寫入一連串的0/1；n如果初始化測(cè)試正確，開(kāi)始在芯片測(cè)試輸入端串行如果初始化測(cè)試正確，開(kāi)始在芯片測(cè)試輸入端串行地加入輸入測(cè)試向量，即由測(cè)試時(shí)鐘對(duì)移位寄存器地加入輸入測(cè)試向量，即由測(cè)試時(shí)鐘對(duì)移位寄存器串行寫入一連串串行寫入一連串0/1作為組合邏輯部分的次級(jí)輸入；作為組合邏輯部分的次級(jí)輸入；n電路切換回正常模式，時(shí)鐘作用一次電路切換回正常模式，時(shí)鐘作用一次，將組合邏輯，將組合邏輯的運(yùn)算結(jié)果（次級(jí)輸出）打入移位寄存器；的運(yùn)算結(jié)果（次級(jí)輸出）打入移位寄存器；n電路切換回測(cè)試模式，由測(cè)試時(shí)鐘將移位寄存器中電路切換回測(cè)試模式，

30、由測(cè)試時(shí)鐘將移位寄存器中保存的數(shù)據(jù)由測(cè)試輸出腳串行輸出。保存的數(shù)據(jù)由測(cè)試輸出腳串行輸出。n至步重復(fù)，以檢查電路中所有的組合邏輯部分至步重復(fù)，以檢查電路中所有的組合邏輯部分掃描測(cè)試的芯片測(cè)試步驟掃描測(cè)試的芯片測(cè)試步驟53 內(nèi)建自測(cè)試技術(shù)（內(nèi)建自測(cè)試技術(shù)（BIST） 54BISTn為了彌補(bǔ)內(nèi)部掃描技術(shù)的不足，出現(xiàn)了內(nèi)建自測(cè)試為了彌補(bǔ)內(nèi)部掃描技術(shù)的不足，出現(xiàn)了內(nèi)建自測(cè)試n如果被測(cè)電路（如果被測(cè)電路（Circuit-Under-Test, CUT）具有自己產(chǎn)生測(cè)具有自己產(chǎn)生測(cè)試信號(hào)、自己檢查輸出信號(hào)的能力，則稱該電路具有內(nèi)建自試信號(hào)、自己檢查輸出信號(hào)的能力，則稱該電路具有內(nèi)建自測(cè)試（測(cè)試（BIST）功

31、能功能nBISTn將將BIST邏輯電路結(jié)構(gòu)嵌入到邏輯電路結(jié)構(gòu)嵌入到被測(cè)電路被測(cè)電路內(nèi)部?jī)?nèi)部n主要完成測(cè)試向量生成和輸出響應(yīng)分析兩個(gè)任務(wù)主要完成測(cè)試向量生成和輸出響應(yīng)分析兩個(gè)任務(wù)n通過(guò)分析通過(guò)分析CUT響應(yīng)輸出，判斷響應(yīng)輸出，判斷CUT是否有故障是否有故障n對(duì)數(shù)字電路進(jìn)行對(duì)數(shù)字電路進(jìn)行BIST測(cè)試，需要增加三個(gè)硬件部分：測(cè)試，需要增加三個(gè)硬件部分：n測(cè)試向量產(chǎn)生器（測(cè)試向量產(chǎn)生器（Test-Pattern-Generator, TPG）n輸出響應(yīng)分析器輸出響應(yīng)分析器(Result-Analyzer, RA)nBIST控制電路（控制電路（BIST Controller）nBIST可分為可分為n存儲(chǔ)

32、器存儲(chǔ)器BIST（MBIST）n邏輯電路邏輯電路BIST（LBIST）55MBIST：Why？n各種類型的獨(dú)立存儲(chǔ)器，以及各種類型的獨(dú)立存儲(chǔ)器，以及VLSI特別是特別是SOC中存中存在的各種類型的嵌入式存儲(chǔ)器，包括在的各種類型的嵌入式存儲(chǔ)器，包括SRAM、DRAM、ROM、FLASH等，由于布局緊密，容易等，由于布局緊密，容易出現(xiàn)故障出現(xiàn)故障n由于存儲(chǔ)器的自身結(jié)構(gòu)特點(diǎn)，其故障類型不同于一由于存儲(chǔ)器的自身結(jié)構(gòu)特點(diǎn)，其故障類型不同于一般邏輯設(shè)計(jì)的故障類型，使得掃描測(cè)試等技術(shù)所支般邏輯設(shè)計(jì)的故障類型，使得掃描測(cè)試等技術(shù)所支持的故障類型和測(cè)試方法難以滿足要求持的故障類型和測(cè)試方法難以滿足要求n存儲(chǔ)器內(nèi)

33、建自測(cè)試（存儲(chǔ)器內(nèi)建自測(cè)試（MBIST）技術(shù)成為目前大規(guī)模）技術(shù)成為目前大規(guī)模存儲(chǔ)器測(cè)試最通用的方法存儲(chǔ)器測(cè)試最通用的方法56MBIST：硬件結(jié)構(gòu)：硬件結(jié)構(gòu)nMBIST需要需要給存儲(chǔ)器加測(cè)試控制電路和測(cè)試外包電給存儲(chǔ)器加測(cè)試控制電路和測(cè)試外包電路，負(fù)責(zé)存儲(chǔ)器的測(cè)試及控制功能路，負(fù)責(zé)存儲(chǔ)器的測(cè)試及控制功能57MBIST：測(cè)試算法：測(cè)試算法n在在MBIST中，重要的測(cè)試算法是中，重要的測(cè)試算法是March算法，包括算法，包括MATS+、MarchC-、MarchA、MarchB等等n例子：例子：MarchC-算法的基本步驟算法的基本步驟 (W0)；(R0, W1)；(R1，W0)；(R0, W1)

34、；(R1,W0)； (R0) 其中，其中，表示操作地址上行或下行，表示操作地址上行或下行，表示地址下行，表示地址下行，表示地址上行，表示地址上行，W0和和W1分別表示寫入分別表示寫入“0”和和“1”，R0和和R1分別表示讀出的期望值是分別表示讀出的期望值是“0”和和“1”。對(duì)每個(gè)存儲(chǔ)單元進(jìn)行完括號(hào)中包含的所有操。對(duì)每個(gè)存儲(chǔ)單元進(jìn)行完括號(hào)中包含的所有操作后才處理下一個(gè)單元。作后才處理下一個(gè)單元。 58LBIST：Why？nLBIST的應(yīng)用場(chǎng)合的應(yīng)用場(chǎng)合n對(duì)于邏輯電路，以一個(gè)上百萬(wàn)門的嵌入式微處對(duì)于邏輯電路，以一個(gè)上百萬(wàn)門的嵌入式微處理器為例，如采用全掃描大概要增加理器為例，如采用全掃描大概要增加

35、10芯片芯片面積。全掃描設(shè)計(jì)可以取得較高的故障覆蓋率，面積。全掃描設(shè)計(jì)可以取得較高的故障覆蓋率，但可能在處理器關(guān)鍵路徑上增加但可能在處理器關(guān)鍵路徑上增加DFT電路，從電路，從而增加電路延時(shí)、降低電路性能而增加電路延時(shí)、降低電路性能n因此，微處理器的因此，微處理器的數(shù)據(jù)通道數(shù)據(jù)通道（Datapath）可以可以采用基于指令的采用基于指令的LBIST內(nèi)建自測(cè)試方法來(lái)進(jìn)行內(nèi)建自測(cè)試方法來(lái)進(jìn)行測(cè)試測(cè)試59LBIST：How？n測(cè)試控制寄存器測(cè)試控制寄存器（TCR）：）： 在測(cè)試模式下，掃在測(cè)試模式下，掃描輸入微處理器的描輸入微處理器的指令操作碼指令操作碼n線性反饋移位寄存線性反饋移位寄存器（器（LFSR

36、）：）：LFSR自動(dòng)生成隨機(jī)自動(dòng)生成隨機(jī)數(shù)據(jù)，提供測(cè)試模數(shù)據(jù)，提供測(cè)試模式下的操作數(shù)式下的操作數(shù)n多輸入特征寄存器多輸入特征寄存器（MISR）：）： 壓縮指令執(zhí)行單元壓縮指令執(zhí)行單元的執(zhí)行結(jié)果，生成的執(zhí)行結(jié)果，生成測(cè)試響應(yīng)的特征值測(cè)試響應(yīng)的特征值nLBIST需要對(duì)微處理器的需要對(duì)微處理器的Datapath增加三個(gè)寄存器增加三個(gè)寄存器60 靜態(tài)電流靜態(tài)電流(IDDQ)測(cè)試測(cè)試 61IDDQ測(cè)試測(cè)試（1）n為了檢測(cè)為了檢測(cè)CMOS電路中的某一個(gè)故障電路中的某一個(gè)故障, 首先必須生首先必須生成成能激活該故障的能激活該故障的IDDQ測(cè)試向量測(cè)試向量，該，該IDDQ 測(cè)試測(cè)試向量必須在該故障條件下能夠向

37、量必須在該故障條件下能夠制造一條或多條由制造一條或多條由VDD到到VSS的低電阻通路的低電阻通路，相當(dāng)于電壓測(cè)試中的故，相當(dāng)于電壓測(cè)試中的故障激活和傳播障激活和傳播n但是同電壓測(cè)試不一樣，但是同電壓測(cè)試不一樣，IDDQ 測(cè)試測(cè)試不需要把故障不需要把故障效應(yīng)傳播到原始輸出端效應(yīng)傳播到原始輸出端，因?yàn)?，因?yàn)镮DDQ 測(cè)試并不在原測(cè)試并不在原始輸出端，這是始輸出端，這是IDDQ實(shí)際應(yīng)用時(shí)的方便之處實(shí)際應(yīng)用時(shí)的方便之處n缺點(diǎn)缺點(diǎn)n需要精確地測(cè)量電流需要精確地測(cè)量電流n由于由于IDDQ的穩(wěn)定需要一定時(shí)間，所以測(cè)試速度慢的穩(wěn)定需要一定時(shí)間，所以測(cè)試速度慢62IDDQ測(cè)試測(cè)試（2）n有三種類型的有三種類型的

38、IDDQ測(cè)試集：測(cè)試集：n采用完備電壓測(cè)試集，對(duì)每一個(gè)電壓測(cè)采用完備電壓測(cè)試集，對(duì)每一個(gè)電壓測(cè)試都測(cè)試都測(cè)IDDQ，但由于，但由于IDDQ測(cè)試比較慢，測(cè)試比較慢，這種辦法不可取這種辦法不可取n選擇少于選擇少于1%的電壓測(cè)試加測(cè)的電壓測(cè)試加測(cè)IDDQ，目，目前工業(yè)界都采用選擇方式前工業(yè)界都采用選擇方式n生成專門的生成專門的IDDQ測(cè)試向量測(cè)試向量63nFault ModelnDFTnATPGnATE64 DFTATPG n在在DFT工具完成其硬件結(jié)構(gòu)設(shè)計(jì)部分工作后，工具完成其硬件結(jié)構(gòu)設(shè)計(jì)部分工作后，需要將設(shè)計(jì)轉(zhuǎn)交給需要將設(shè)計(jì)轉(zhuǎn)交給ATPG 工具（如工具（如Synopsys的的TetraMax ）自動(dòng)生成測(cè)試向量。需要轉(zhuǎn)）自動(dòng)生成測(cè)試向量。需要轉(zhuǎn)交的包括兩個(gè)文件交的包括兩個(gè)文件:n網(wǎng)表文件：提供設(shè)計(jì)的具體描述（包括了網(wǎng)表文件：提供設(shè)計(jì)的具體描述（包括了DFT電路）電路）n測(cè)試協(xié)議文件，告訴測(cè)試協(xié)議文件，告訴ATPG 工具所采用的測(cè)試工具所采用的測(cè)試協(xié)議：包括設(shè)計(jì)的輸入、輸出、時(shí)鐘、測(cè)試波協(xié)議：包括設(shè)計(jì)的輸入、輸出、時(shí)鐘、測(cè)試波形等信息形等信息nATPG 工