數(shù)字邏輯電路課程課件：第7章 可編程邏輯器件

1、第7章 半導(dǎo)體存儲(chǔ)器和可編程邏輯器件7.1 概述1. 大規(guī)模集成電路分類 （1）半導(dǎo)體存儲(chǔ)器它用于存放二進(jìn)制信息，每一個(gè)存儲(chǔ)單元由唯一的地 址代碼加以區(qū)分，并能存儲(chǔ)一位或多位二進(jìn)制信息。（2）可編程邏輯器件 是一種可以由用戶定義和設(shè)置邏輯功能的器件。 特點(diǎn)：結(jié)構(gòu)靈活、集成度高、處理速度快、可靠性高（3）微處理器微處理器主要指通用的微處理機(jī)芯片，它的功能由匯編語言編寫的程序來確定，具有一定的靈活性。但該器件很難與其他類型的器件直接配合，應(yīng)用時(shí)需要用戶設(shè)計(jì)專門的接口電路。2. PLD器件的連接表示方法固定連接可編程連接不連接（1）PLD 器件的連接表示法 （2）門電路表示法1AA1AAAA輸入緩沖

2、器ABC&FABC&F與門 ABC1FABC1F或門 緩沖器（3） 陣列圖1A1B1C&D=BCE=AABBCC=0F=AABBCC=0G=17.2 半導(dǎo)體存儲(chǔ)器7.2.1 半導(dǎo)體存儲(chǔ)器概述半導(dǎo)體存儲(chǔ)器是用半導(dǎo)體器件來存儲(chǔ)二值信息的大規(guī)模集成電路。優(yōu)點(diǎn):集成度高、功耗小、可靠性高、價(jià)格低、體積小、外圍電路簡(jiǎn)單、便于自動(dòng)化批量生產(chǎn)等。1. 半導(dǎo)體存儲(chǔ)器的分類（1）按存取方式分類 只讀存儲(chǔ)器（Read Only Memory，ROM）隨機(jī)存取存儲(chǔ)器（Random Access Memory，RAM） ROM存放固定信息,只能讀出信息,不能寫入信息.當(dāng)電源切斷時(shí),信息依然保留.RAM可以隨時(shí)從任一指

3、定地址讀出數(shù)據(jù),也可以隨時(shí)把數(shù)據(jù)寫入任何指定的存儲(chǔ)單元.2. 半導(dǎo)體存儲(chǔ)器的主要技術(shù)指標(biāo)（1）存儲(chǔ)容量 指存儲(chǔ)器所能存放的二進(jìn)制信息的總量（2）存取時(shí)間 一般用讀（或?qū)懀┲芷趤砻枋?，連續(xù)兩次讀（或?qū)懀┎僮鞯淖疃虝r(shí)間間隔稱為讀（或?qū)懀┲芷凇?.2.2 只讀存儲(chǔ)器(ROM)按數(shù)據(jù)的寫入方式分類固定 ROM可編程 ROM1. 固定 ROM（1） ROM的結(jié)構(gòu).A0A1An-1地址譯碼器存儲(chǔ)陣列 2nmW0W1W2n-1F0 F1Fm-1字線位線地址線地址譯碼器為二進(jìn)制譯碼器,即全譯碼結(jié)構(gòu).(地址線為n根,譯碼器輸出為2n根字線,說明存儲(chǔ)陣列中有2n個(gè)存儲(chǔ)單元)2) 存儲(chǔ)陣列輸出有m根位線,說明每個(gè)存

4、儲(chǔ)單元有m位,即 一個(gè)字有m位二進(jìn)制信息組成.每一位稱為一個(gè)基本存 儲(chǔ)單元.3) 存儲(chǔ)器的容量定義為: 字?jǐn)?shù)位數(shù)(2nm).（2）一個(gè)二極管ROM的例子A1 A0 F0 F1 F2 F30 0 0 1 0 00 1 1 0 0 1 0 0 1 1 01 1 0 0 1 0 1A11A0&W0W1W2W3F0F1F2F3位線字線 W0W3為地址譯碼器的輸出 Wi=mi (mi為地址碼組成 的最小項(xiàng)） 當(dāng)A1A0=00時(shí)，W0=1, F0F1F2F3=0100(一個(gè)字）； 當(dāng)A1A0=01時(shí)，W1=1, F0F1F2F3=1001(一個(gè)字）； 當(dāng)A1A0=10時(shí)，W2=1, F0F1F2F3=01

5、10(一個(gè)字）； 當(dāng)A1A0=11時(shí)，W3=1, F0F1F2F3=0010(一個(gè)字）。 將地址輸入和Fi之間的關(guān)系填入真值表得： 地址 數(shù)據(jù)A1 A0 F0 F1 F2 F30 0 0 1 0 00 1 1 0 0 1 0 0 1 1 01 1 0 0 1 0 F0=A1A0F1=A1A0+ A1A0F2=A1A0+ A1A0F3=A1A0ROM實(shí)際是一種組合電路結(jié)構(gòu)。 陣列圖與陣列：表示譯碼器?；蜿嚵校罕硎敬鎯?chǔ)陣列。存儲(chǔ)容量為： 44 地址 數(shù)據(jù)A1 A0 F0 F1 F2 F30 0 0 1 0 00 1 1 0 0 1 0 0 1 1 01 1 0 0 1 0 1A11A0&1111F

6、0F1F2F3m0m1m2m32.可編程ROM用戶可根據(jù)需要自行進(jìn)行編程的存儲(chǔ)器.一次性可編程 ROM（Programmable Read Only Memory，PROM）光可擦除可編程ROM （Erasable Programmable Read Only Memory， EPROM） 電可擦除可編程 ROM （Electrical Erasable Programmable Read Only Memory，E2PROM）快閃存儲(chǔ)器（Flash Memory）3.PROM的應(yīng)用1) 實(shí)現(xiàn)組合邏輯函數(shù)用PROM實(shí)現(xiàn)組合邏輯函數(shù),實(shí)際上是利用PROM中的最小項(xiàng),通過或陣列編程,達(dá)到設(shè)計(jì)目的.

7、F1(A,B,C)=m(1,5,6,7)F2(A,B,C)=m(0,1,3,6,7)F3(A,B,C)=m(3,4,5,6,7)例:用PROM實(shí)現(xiàn)邏輯函數(shù):1A&111F1F2F31B1C&m0m1m2m3m4m5m6m7P251 例7.22) 存放數(shù)據(jù)表和函數(shù)表:例如三角函數(shù)、對(duì)數(shù)、乘 法等表格。3）存放調(diào)試好的程序。* 2）、3）是PROM的主要用途。7.2.3 隨機(jī)存取存儲(chǔ)器(RAM)RAM可以隨時(shí)從任一指定地址讀出數(shù)據(jù),也可以隨時(shí)把數(shù)據(jù)寫入任何指定的存儲(chǔ)單元 .RAM在計(jì)算機(jī)中主要用來存放程序及程序執(zhí)行過程中產(chǎn)生的中間數(shù)據(jù)、運(yùn)算結(jié)果等.RAM按工藝分類： 1）雙極型；2）場(chǎng)效應(yīng)管型。場(chǎng)

8、效應(yīng)管型分為： 1）靜態(tài)；2）動(dòng)態(tài)。1. RAM的結(jié)構(gòu).A0A1An-1地址譯碼器存 儲(chǔ)矩 陣 W0W1W2n-1字線地址線讀寫/控制電路讀寫/控制(R/W)片選(CS)數(shù)據(jù)輸入/輸出 (I/O)3. RAM容量的擴(kuò)展VCCA8R/WCSGND191018Intel 2114A9A7A5A4A6A0A1A3A2I/O1I/O2I/O3I/O4（1）RAM的位擴(kuò)展I/O1I/O2I/O3I/O4A9A0A1CSR/WI/O1I/O2I/O3I/O4A9A0A1CSR/WA0A1A9R/WCSI/O1I/O2I/O3I/O4I/O4I/O5I/O6I/O7將2114擴(kuò)展為1K8位的RAM（2）RA

9、M的字?jǐn)U展I/O1I/O2I/O3I/O4A9A0A1CSR/WI/O1I/O2I/O3I/O4A9A0A1CSR/WA0A1A9R/WI/O1I/O2I/O3I/O411-2譯碼器A10將2114擴(kuò)展為2K4位的RAM習(xí)題P276 7.7 7.87.3 可編程邏輯器件(PLD)7.3.1 PLD概述數(shù)字邏輯器件分類(按照邏輯功能的特點(diǎn)分)通用型專用型通用性強(qiáng)，但邏輯功能較簡(jiǎn)單、且固定不變 ;構(gòu)成的系統(tǒng)功耗體積大、可靠性差;中、小規(guī)模數(shù)字集成電路都屬于通用型。 為某種專門用途而設(shè)計(jì)的集成電路；成本較高、周期較長(zhǎng)。矛盾PLDPLD的特點(diǎn)2）邏輯功能可由用戶通過對(duì)器件編程自行設(shè)定，且具有 專用型器

10、件構(gòu)成數(shù)字系統(tǒng)體積小、可靠性高的優(yōu)點(diǎn)；1）作為通用型器件生產(chǎn)的，具有批量大、成本低的特點(diǎn)；4）增強(qiáng)了設(shè)計(jì)的靈活性，減輕了電路圖和電路板設(shè)計(jì)的 工作量和難度，提高了工作效率；3）改變了傳統(tǒng)數(shù)字系統(tǒng)采用通用型器件實(shí)現(xiàn)系統(tǒng)功能的 設(shè)計(jì)方法；5）PLD已在計(jì)算機(jī)硬件、工業(yè)控制、現(xiàn)代通信、智能儀 表和家用電器等領(lǐng)域得到愈來愈廣泛的應(yīng)用。1. PLD的分類 （1）低密度PLD（SPLD） 每個(gè)芯片集成的邏輯門數(shù)大約在1000門以下可編程只讀存儲(chǔ)器（PROM）可編程邏輯陣列（Programmable Logic Array，簡(jiǎn)稱PLA）可編程陣列邏輯（Programmable Array Logic，簡(jiǎn)稱P

11、AL）通用陣列邏輯（Generic Array Logic，簡(jiǎn)稱GAL可擦除的可編程邏輯器件 （Erasable Programmable Logic Array，簡(jiǎn)稱EPLD）復(fù)雜的可編程邏輯器件 （Complex Programmable Logic Array，簡(jiǎn)稱CPLD）現(xiàn)場(chǎng)可編程門陣列 （Field Programmable Gate Array，簡(jiǎn)稱FPGA）（2）高密度PLD 每個(gè)芯片集成的邏輯門數(shù)達(dá)數(shù)千門，甚至上萬門，具有在系統(tǒng)可編程或現(xiàn)場(chǎng)可編程特性，可用于實(shí)現(xiàn)較大規(guī)模的邏輯電路2. PLD的基本結(jié)構(gòu) （1）“與或”陣列結(jié)構(gòu)（乘積項(xiàng)結(jié)構(gòu) ） 輸入輸出輸入電路與陣列或陣列輸出電

12、路PLD與或陣列結(jié)構(gòu)框圖 互補(bǔ)輸入項(xiàng)與項(xiàng)或項(xiàng)反饋項(xiàng) 根據(jù)與、或陣列的可編程性，PLD分為三種基本結(jié)構(gòu)。1）與陣列固定，或陣列可編程型結(jié)構(gòu)PROM屬于這種結(jié)構(gòu)。2）與、或陣列均可編程型結(jié)構(gòu)PLA(Programmable Logic Array)屬于這種結(jié)構(gòu)。特點(diǎn)：與陣列規(guī)模大，速度較低。特點(diǎn)：速度快，設(shè)計(jì)邏輯函數(shù)可采用最簡(jiǎn)結(jié)構(gòu)，芯片內(nèi)部資源利用率高。但編程難度大，缺乏質(zhì)高價(jià)廉的開發(fā)工具。3）或陣列固定，與陣列可編程型結(jié)構(gòu)PAL(Programmable Array Logic)屬于這種結(jié)構(gòu)。特點(diǎn)：速度快，費(fèi)用低，易于編程。當(dāng)前許多PLD器件都采用這種結(jié)構(gòu)。（2）查找表（Look-Up-Tabl

13、e,LUT）結(jié)構(gòu) 用存儲(chǔ)邏輯的存儲(chǔ)單元來實(shí)現(xiàn)邏輯運(yùn)算。FPGA是屬于此類器件。 7.3.2 可編程陣列邏輯(PAL)PAL的基本結(jié)構(gòu)111&11A0A1A2F1F0PAL的結(jié)構(gòu)代碼組合型寄存器型類型代碼HLPCXPSRXRPRSV含 義高有效輸出低有效輸出可編程輸出極性互補(bǔ)輸出異或門、可編程輸出極性積項(xiàng)共享寄存器型輸出帶異或門寄存器型輸出帶可編程極性寄存器型帶積項(xiàng)共享寄存器型通用型實(shí) 例PAL10H8PAL10L8PAL16P8PAL16C1AmPAL22XP10PAL20S10PAL16R8PAL16X4PAL16RP8PAL20RS10AmPAL22V101EN111DCLKEN&1EN1

14、11D&111IN1IN8OUT1OUT8PAL16R8063031請(qǐng)用PAL16L8實(shí)現(xiàn)22乘法器（輸入A1A0和B1B0分別為兩位二進(jìn)制數(shù)，輸出為結(jié)果F3F2F1F0）。邏輯方程為：F3=A1+A0+B1+B0F2=A1+B1+A0B0F2=A0+B0F1=A1A0+B1B0+A1B1+A0B0+A1A0B1B02. PAL應(yīng)用舉例1EN111&1A1F1PAL16L800311A01B11B0F1=A1A0+B1B0+A1B1 +A0B0+A1A0B1B0以實(shí)現(xiàn)F1為例P276 習(xí)題7.93. PAL器件的性能特點(diǎn) 邏輯功能由用戶定義，用可編程方法代替常規(guī) 設(shè)計(jì)方法； 編程容易，開發(fā)簡(jiǎn)單

15、，簡(jiǎn)化了系統(tǒng)設(shè)計(jì)和布線 過程；器件密度大，可代替多片中小規(guī)模標(biāo)準(zhǔn)數(shù)字集成電路， 比用常規(guī)器件節(jié)省空間；器件傳輸延遲小，工作頻率高，有利于提高系統(tǒng)的工作速度； 具有可編程的三態(tài)輸出，管腳配置靈活，輸入輸出管腳數(shù)量可變；具有加密功能，有利于系統(tǒng)保密；采用多種工藝制造，可滿足不同系統(tǒng)的各種需要。7.3.3 通用陣列邏輯(GAL)GAL器件繼承了PAL、PROM等器件的優(yōu)點(diǎn)，克服了原有PAL器件的不足,是現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的理想器件.1. GAL基本結(jié)構(gòu)GAL基本結(jié)構(gòu)和PAL大致類似,只是在輸出結(jié)構(gòu)上作了重要改進(jìn).OLMCEN1111&1&1112919GAL16V8063031OLMCEN112OE(

16、12)(19)11OLMC結(jié)構(gòu)10S1=1 PTMUX&13210S1S1XOR(n)AC0AC1(n)3210S1S0Vcc TSMUX FMUX10S OMUX1ENAC0AC1(n)C11D來自與門陣列來自鄰級(jí)輸出 (m)QCKOECKOE1反饋I/O(n)乘積項(xiàng)數(shù)據(jù)選擇器三態(tài)數(shù)據(jù)選擇器輸出數(shù)據(jù)選擇器反饋數(shù)據(jù)選擇器7.3.4 復(fù)雜的可編程邏輯器件（CPLD） 1. CPLD的基本結(jié)構(gòu)可編程的邏輯模塊輸入/輸出模塊可編程的內(nèi)部連線陣列以Lattice公司生產(chǎn)的ispLSI1032為例介紹CPLD具體結(jié)構(gòu) PLCC84封裝ispLSI1032管腳圖ISP1032有84個(gè)引腳，I/O管腳有64

17、個(gè)，分別I/O0I/O63， 2腳為直接輸入端IN6，四個(gè)時(shí)鐘管腳分別為、 Y0 Y1、Y2、Y3。 ispLSI1032器件結(jié)構(gòu) 全局布線區(qū)（GRP）通用邏輯模塊（GLB）輸入/輸出單元（IOC）輸出布線區(qū)（ORP）時(shí)鐘分配網(wǎng)絡(luò)（CDN） 7.3.5 現(xiàn)場(chǎng)可編程門陣列（FPGA）1. FPGA的基本結(jié)構(gòu) 不同公司生產(chǎn)的FPGA結(jié)構(gòu)和性能不盡相同，以Xilinx公司的XC4000系列為例介紹FPGA的基本結(jié)構(gòu)和各模塊功能。XC4000系列FPGA基本結(jié)構(gòu) 7.3.6 PLD的開發(fā)過程PLD開發(fā)系統(tǒng)開發(fā)軟件開發(fā)硬件計(jì)算機(jī)編程器編程電纜QuartusII （Altera公司）Foundation（

18、Xilinx公司）ispLever （Lattice 公司）PLD的設(shè)計(jì)流程圖 CPLD和FPGA的主要區(qū)別：1）結(jié)構(gòu)上的不同2）集成度的不同 CPLD：500 - 50000門； FPGA：1K 100 M 門 3）應(yīng)用范圍的不同 CPLD邏輯能力強(qiáng)而寄存器少（1K左右）， 適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但 寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。4）使用方法的不同 FPGA和CPLD的選用1、器件的資源 三家主流公司產(chǎn)品： Altera、Xilinx：數(shù)千門 數(shù)百萬門 Lattice：數(shù)萬門以下 資源占用以仿真系統(tǒng)給出的報(bào)告為準(zhǔn)， 并應(yīng)留有適當(dāng)?shù)挠嗔浚?0%）。2、芯片速度 芯片速度越高，其對(duì)微小毛刺信號(hào)的反 映越靈敏，系統(tǒng)工作的穩(wěn)定性越差。 芯片的速度等級(jí)與其價(jià)格的關(guān)系。3、器件功耗 CPLD：5 V、3.3 V FPGA：5 V、3.3 V、2.5 V、 1.8 V、1.5 V4、FPGA/CPLD的選擇 CPLD選用： （1）邏輯密集型； （2）中小規(guī)模（1000 50000）； （3）免費(fèi)軟件支持； （4）編程數(shù)據(jù)不丟失，電路簡(jiǎn)單； （5）ISP特性，編程加密； （6）布線延遲固定，時(shí)序特性穩(wěn)定； FPGA選用： （1）數(shù)據(jù)密集型； （2） 大規(guī)模設(shè)計(jì)（5000 數(shù)百萬門）； （3） SOC設(shè)計(jì)； （4）ASIC的設(shè)計(jì)仿真