第7章 約束與時(shí)延分析

1、第7章 約束(yush)與時(shí)延分析共五十四頁(yè)本章(bn zhn)主要內(nèi)容約束(yush)的基本概念管腳約束時(shí)序約束約束的分析方法靜態(tài)時(shí)延分析共五十四頁(yè)6.1約束(yush)的目的約束的終極目的就是為了設(shè)計(jì)達(dá)到所要實(shí)現(xiàn)的功能主要有如下幾個(gè)方面的作用。管腳位置(wi zhi)鎖定及電氣標(biāo)準(zhǔn)設(shè)定。提高設(shè)計(jì)的工作頻率。獲得正確的時(shí)序分析報(bào)告。共五十四頁(yè)6.2 管腳約束及電氣(dinq)標(biāo)準(zhǔn)設(shè)定管腳約束是CPLD/FPGA的基礎(chǔ)之一。管腳約束主要有三種方式：一是采用各家公司的集成開(kāi)發(fā)環(huán)境來(lái)實(shí)現(xiàn)管腳約束二是設(shè)計(jì)專門(mén)的管腳約束文件三是采用注釋(zhsh)的方式在代碼中自動(dòng)鎖定共五十四頁(yè)6.2.1 管腳約束(

2、yush)文件不同(b tn)的廠商支持不同(b tn)的管腳約束文件如Lattice所采用的管腳約束文件為.lpf文件Xilinx支持的管腳約束文件為.ucf文件Altera所使用的管腳約束文件為.qsf文件。共五十四頁(yè)Xilinx公司的管腳約束文件.ucf文件的語(yǔ)法規(guī)則：通用規(guī)則：.ucf文件對(duì)于大小寫(xiě)敏感，也就是是說(shuō)同一單詞的大小寫(xiě)不同表示不同的含義，標(biāo)識(shí)符必須與代碼中的名字(mng zi)一致。但是約束中的關(guān)鍵字對(duì)大小寫(xiě)不敏感。語(yǔ)句以分號(hào)結(jié)尾，一個(gè)語(yǔ)句可以多行表述。語(yǔ)句之間不分先后次序，不過(guò)建議管腳約束順序與代碼中管腳列表順序一致。采用“#”或者“ ”的方式來(lái)進(jìn)行注釋共五十四頁(yè)6.3

3、時(shí)序(sh x)約束的基本概念時(shí)序約束(yush)是指路徑之間的約束(yush)，任何一條路徑都有起點(diǎn)和終點(diǎn)，最重要的是，路徑是不能穿過(guò)觸發(fā)器的CPLD/FPGA至少有三種不同的基本路徑：一是觸發(fā)器到觸發(fā)器之間的路徑；一是從輸入端口到內(nèi)部觸發(fā)器之間的路徑；一是從內(nèi)部觸發(fā)器到輸出端口之間的路徑。時(shí)序約束有幾個(gè)重要的基本概念：建立時(shí)間、保持時(shí)間、時(shí)鐘到輸出延時(shí)、傳播延時(shí)等等。共五十四頁(yè)圖 61 簡(jiǎn)單(jindn)的時(shí)序模型共五十四頁(yè)6.3.1路徑(ljng)Clock-to-setup路徑(ljng)Clock-to-setup路徑是我們常見(jiàn)到的時(shí)序模型，一般用來(lái)描述CPLD/FPGA內(nèi)觸發(fā)器之間

4、的延時(shí)。圖 62 時(shí)序模型示意圖共五十四頁(yè)圖 63 時(shí)序(sh x)邏輯波形示意圖共五十四頁(yè)路徑的延時(shí)包括：源端觸發(fā)器的時(shí)鐘端到輸出端的延時(shí)邏輯和布線延時(shí)時(shí)鐘的布線延時(shí)建立(jinl)時(shí)間通過(guò)計(jì)算可以讀出最小的時(shí)鐘周期和最高的時(shí)鐘頻率。共五十四頁(yè)輸出模型。任何一個(gè)CPLD/FPGA在系統(tǒng)中都不是單獨(dú)存在的，而CPLD/FPGA的時(shí)序不僅僅只是內(nèi)部的時(shí)序模型，同樣它可以驅(qū)動(dòng)下一級(jí)芯片(xn pin)，從而產(chǎn)生一個(gè)新的時(shí)序模型圖 64 Clock-to-PAD路徑(ljng)Clock-to-PAD路徑共五十四頁(yè)圖 65 Clock-to-PAD路徑(ljng)波形圖共五十四頁(yè)從系統(tǒng)層面來(lái)看，Cl

5、ock-to-PAD路徑是整個(gè)系統(tǒng)中路徑延時(shí)的一部分，要計(jì)算整個(gè)路徑延時(shí)和最小的時(shí)鐘周期(zhuq)還需要考慮信號(hào)在PCB上的走線延時(shí)、飛行時(shí)間以及下一級(jí)接收芯片的輸入時(shí)序模型。從CPLD/FPGA層面上來(lái)看，它包括時(shí)鐘端到觸發(fā)器輸出端延時(shí)、邏輯和布局布線延時(shí)、輸出緩沖延時(shí)等等。Clock-to-PAD設(shè)計(jì)(shj)注意點(diǎn)：共五十四頁(yè)當(dāng)對(duì)Clock-to-PAD路徑進(jìn)行時(shí)序約束時(shí)，需要(xyo)電路設(shè)計(jì)工程師、CPLD/FPGA工程師和布局布線工程師共同決定信號(hào)在Clock-to-PAD路徑的延時(shí)、信號(hào)在PCB板上的延時(shí)以及接收端芯片可承受的延時(shí)容限各為多少，最后以文檔的形式確定時(shí)序約束。共五

6、十四頁(yè)P(yáng)AD-to-Setup路徑圖6-6是另外一種常見(jiàn)的時(shí)序(sh x)模型，也叫做輸入模型。圖 66 PAD-to-Setup路徑(ljng)共五十四頁(yè)從CPLD/FPGA層面來(lái)看輸入模型的路徑延時(shí)包括了輸入緩沖延時(shí)、邏輯及布局布線延時(shí)以及建立(jinl)時(shí)間從系統(tǒng)角度來(lái)看，整條路徑的延時(shí)還需要包括上一級(jí)芯片的輸出模型延時(shí)以及PCB走線延時(shí)和信號(hào)的飛行時(shí)間因此要確定對(duì)此路徑進(jìn)行時(shí)序約束，需要召集電路設(shè)計(jì)工程師和布局布線工程師一起討論最后決定此路徑的時(shí)序約束。圖 67 PAD-to-Setup路徑(ljng)波形圖共五十四頁(yè)P(yáng)aths Ending at Clock Pin of Flip-

7、Flops此路徑是指時(shí)鐘信號(hào)從源端到達(dá)各個(gè)具體觸發(fā)器的時(shí)鐘端的路徑。在CPLD/FPGA中，設(shè)計(jì)工程師都推薦采用全局時(shí)鐘來(lái)驅(qū)動(dòng)(q dn)觸發(fā)器但是盡管采用全局時(shí)鐘，時(shí)鐘到達(dá)觸發(fā)器之間還是有一段延時(shí)時(shí)間，這段時(shí)間在計(jì)算時(shí)延的時(shí)候必須考慮進(jìn)去。共五十四頁(yè)圖 69 Paths Ending at Clock Pin of Flip-Flops波形圖圖 68 Paths Ending at Clock Pin of Flip-Flop共五十四頁(yè)P(yáng)AD to PAD路徑圖6-10表示為一條(y tio)純組合邏輯的路徑，從芯片輸入的管腳開(kāi)始，經(jīng)過(guò)任意級(jí)的組合邏輯電路，然后從另外一個(gè)輸出管腳輸出。圖 6

8、10 PAD to PAD路徑(ljng)共五十四頁(yè)整條路徑的延時(shí)分為輸入延時(shí)、輸出延時(shí)以及中間的邏輯和布局布線延時(shí)。如果放在整個(gè)系統(tǒng)層面來(lái)看，嚴(yán)格來(lái)說(shuō)不能稱之為路徑因?yàn)?yn wi)這個(gè)時(shí)延路徑的源端和目的端都不在這個(gè)芯片里面，而在上一級(jí)或者上上級(jí)的芯片中和下一級(jí)的芯片中。共五十四頁(yè)6.3.2 時(shí)序(sh x)約束參數(shù)建立時(shí)間建立時(shí)間就是指數(shù)據(jù)必須在時(shí)鐘有效沿到來(lái)之前穩(wěn)定的最小時(shí)間長(zhǎng)度。當(dāng)建立時(shí)間不夠的時(shí)候，觸發(fā)器采集不到數(shù)據(jù)，或者采集到的數(shù)據(jù)是錯(cuò)誤的數(shù)據(jù)，從而導(dǎo)致(dozh)整個(gè)時(shí)序邏輯的錯(cuò)誤。任何一個(gè)時(shí)序邏輯芯片都會(huì)存在建立時(shí)間這個(gè)概念，一般使用 Tsu來(lái)表示共五十四頁(yè)圖 612 計(jì)算建

9、立(jinl)時(shí)間的時(shí)序模型圖共五十四頁(yè)保持時(shí)間保持時(shí)間是指當(dāng)時(shí)鐘信號(hào)(xnho)有效沿到來(lái)之后，數(shù)據(jù)必須保持的最小的穩(wěn)定時(shí)間一般采用Th來(lái)表示。當(dāng)保持時(shí)間不夠的時(shí)候，數(shù)據(jù)傳輸將出現(xiàn)紊亂，系統(tǒng)將出現(xiàn)亞穩(wěn)態(tài)的問(wèn)題。共五十四頁(yè)時(shí)鐘到輸出延時(shí)當(dāng)時(shí)(dngsh)鐘到達(dá)一個(gè)觸發(fā)器并成功地采樣到數(shù)據(jù)端的數(shù)據(jù)的時(shí)候，并不會(huì)立即就表現(xiàn)在輸出端上，這之間會(huì)有一段延時(shí)時(shí)間，叫做時(shí)鐘到輸出延時(shí)時(shí)間一般用 Tco表示。傳播延時(shí)數(shù)據(jù)從寄存器出來(lái)以后，到達(dá)下一級(jí)寄存器之間的邏輯和布線延遲，就叫做傳播延時(shí)一般使用Tpd 表示。共五十四頁(yè)Fmax對(duì)于芯片內(nèi)部而言，它是寄存器到寄存器之間的延時(shí)對(duì)于整個(gè)芯片而言，還需要考慮(ko

10、l)進(jìn)入芯片的建立保持時(shí)間以及輸出芯片的 Tco。把它取反就是最小時(shí)鐘周期的概念。圖 613 計(jì)算(j sun)Fmax的時(shí)序模型示意圖共五十四頁(yè)芯片(xn pin)內(nèi)部的Fmax的計(jì)算方法如下 整個(gè)系統(tǒng)時(shí)鐘(shzhng)頻率 Fmax的計(jì)算方法為：共五十四頁(yè)SlackSlack用來(lái)衡量一個(gè)設(shè)計(jì)是否(sh fu)滿足時(shí)序正的slack表示滿足時(shí)序，而負(fù)的slack則表示不滿足時(shí)序。 是指兩個(gè)不同時(shí)鐘的有效邊沿之差共五十四頁(yè)如果slack為負(fù)，數(shù)據(jù)保持時(shí)間不夠，主要是由于數(shù)據(jù)路徑延時(shí)大于時(shí)鐘延時(shí)而造成的。從建立時(shí)間來(lái)來(lái)考慮，最壞的情況是slack是一個(gè)時(shí)鐘周期減去時(shí)鐘抖動(dòng)的最大絕對(duì)值而從保持時(shí)

11、間來(lái)考慮，最壞的情況是slack一個(gè)時(shí)鐘周期加上時(shí)鐘抖動(dòng)的最大絕對(duì)值。對(duì)于異步電路來(lái)說(shuō)，由于采用(ciyng)不同的時(shí)鐘信號(hào)進(jìn)行驅(qū)動(dòng)，共五十四頁(yè)時(shí)鐘偏斜與抖動(dòng)時(shí)鐘偏斜是指同一時(shí)鐘源產(chǎn)生的時(shí)鐘信號(hào)由于經(jīng)過(guò)不同的布局布線延時(shí)到達(dá)兩個(gè)不同的寄存器的時(shí)鐘端的時(shí)間之差。建議采用全局(qunj)時(shí)鐘資源來(lái)驅(qū)動(dòng)設(shè)計(jì)中的主要時(shí)鐘信號(hào)，以減少時(shí)鐘偏斜。共五十四頁(yè)時(shí)鐘抖動(dòng)與時(shí)鐘偏斜的概念不一樣。時(shí)鐘抖動(dòng)有很多種情況周期抖動(dòng)頻率抖動(dòng)相位抖動(dòng)在時(shí)序約束中，我們主要(zhyo)考慮的是周期抖動(dòng)。所謂的周期抖動(dòng)是指實(shí)際的時(shí)鐘周期與理想中的時(shí)鐘之間的偏差。共五十四頁(yè)圖 614 時(shí)鐘(shzhng)偏斜示意圖共五十四頁(yè)6.4

12、 時(shí)序(sh x)約束的本質(zhì)時(shí)序約束的本質(zhì)就是要使建立時(shí)間和保持(boch)時(shí)間滿足設(shè)計(jì)的要求當(dāng)設(shè)計(jì)同步電路的時(shí)候，要使電路正常工作則需要保證時(shí)鐘周期要不小于數(shù)據(jù)的路徑延時(shí)。共五十四頁(yè)異步電路的基本設(shè)計(jì)，它有許多種情況如同頻異相、同相異頻、既不同相也不同頻等等?？傮w的原則還是需要確保建立時(shí)間和保持時(shí)間滿足設(shè)計(jì)的要求。如果頻率不同，相位差恒定的話(dehu)，可以采用下面的公式來(lái)設(shè)計(jì)時(shí)鐘約束如果既不同頻也不同相，則需要從電路設(shè)計(jì)的角度去考慮其穩(wěn)定性。共五十四頁(yè)圖 615 時(shí)序(sh x)約束示意圖共五十四頁(yè)圖 616 異步時(shí)序(sh x)邏輯示意圖共五十四頁(yè)6.5 靜態(tài)(jngti)時(shí)延分析靜態(tài)

13、時(shí)延分析是CPLD/FPGA設(shè)計(jì)中的一個(gè)很重要的時(shí)序分析手段在設(shè)計(jì)中主要有三個(gè)階段需要涉及靜態(tài)時(shí)延分析：邏輯綜合階段需要檢查綜合的時(shí)序質(zhì)量在布局(bj)后需要檢查布局對(duì)信號(hào)時(shí)序的影響在布線后需要整體考慮信號(hào)的質(zhì)量，包括邏輯時(shí)延和布線延時(shí)。共五十四頁(yè)靜態(tài)時(shí)延設(shè)計(jì)特別適合于經(jīng)典的同步設(shè)計(jì)和流水線結(jié)構(gòu)，靜態(tài)時(shí)延設(shè)計(jì)不僅速度很快，而且不需要Testbench，最重要的是能夠完全測(cè)試每一條路徑外。靜態(tài)時(shí)延分析工具(gngj)在處理鎖存器、異步電路和組合反饋邏輯的時(shí)候存在不足。共五十四頁(yè)靜態(tài)時(shí)延分析時(shí)，需要考慮以下方面：在分析之前，需要先審查電路是否是同步電路，時(shí)鐘有無(wú)毛刺，異步復(fù)位置位信號(hào)是否有毛刺等邏

14、輯問(wèn)題。先檢查布局(bj)布線的約束文件，確保約束全面。共五十四頁(yè)靜態(tài)時(shí)延分析時(shí)，需要考慮以下方面：需要特別注意雙沿都被使用的時(shí)鐘信號(hào)，延時(shí)要求只能是半個(gè)周期。如果時(shí)鐘信號(hào)的占空比不是50%，那么延時(shí)要求只能是有效邊沿之差。對(duì)于有I/O管腳的路徑，需要考慮輸入和輸出(shch)延時(shí)。時(shí)鐘信號(hào)盡量使用全局時(shí)鐘管腳，否則要考慮時(shí)鐘偏斜并加以約束。共五十四頁(yè)6.6 統(tǒng)計(jì)靜態(tài)(jngti)時(shí)延分析內(nèi)連線延時(shí)比邏輯延時(shí)大得多,現(xiàn)在的光刻制程不能夠產(chǎn)生足夠的精確形狀，產(chǎn)生的趨膚效應(yīng)卻很明顯。解決的方案之一是采用統(tǒng)計(jì)靜態(tài)時(shí)延分析（SSTA），它的基本理念就是為每一條線路的每一段上的每一個(gè)信號(hào)延遲生成一個(gè)概率

15、函數(shù)，然后再估算信號(hào)通過(guò)整個(gè)路徑的總延時(shí)概率函數(shù)。避免(bmin)單次靜態(tài)時(shí)延分析生成的報(bào)告失真，從統(tǒng)計(jì)學(xué)的角度觀察整個(gè)芯片時(shí)延狀況要求的軟件算法非常復(fù)雜共五十四頁(yè)6.7 動(dòng)態(tài)(dngti)時(shí)延分析動(dòng)態(tài)時(shí)延分析（DTA）是另外一種時(shí)延分析的方法，目前已經(jīng)(y jing)不常用。不僅需要使用事件驅(qū)動(dòng)仿真器，而且必須使用Testbench。動(dòng)態(tài)時(shí)序分析采用延時(shí)對(duì)來(lái)估算信號(hào)變化引起的事件。在動(dòng)態(tài)延時(shí)分析中，需要引入兩個(gè)新的狀態(tài)：“一定會(huì)變成高電平，但是時(shí)間未知”“一定會(huì)變成低電平，但是時(shí)間未知”。共五十四頁(yè)實(shí)例 ：建立(jinl)時(shí)間和保持時(shí)間違例分析圖 618 建立時(shí)間和保持(boch)時(shí)間違例線

16、路圖共五十四頁(yè)表 61 實(shí)例(shl)4時(shí)延參數(shù)表時(shí)延參數(shù)表元件參數(shù)最小值最大值單位U4和U5建立時(shí)間tSU2納秒(ns)保持時(shí)間tH0納秒(ns)時(shí)鐘到數(shù)據(jù)有效輸出tCO0.92.7納秒(ns)U1-U3傳播時(shí)延tPD0.61.8納秒(ns)時(shí)鐘周期tCK10納秒(ns)偏斜1tCS1納秒(ns)到達(dá)測(cè)試點(diǎn)2A,B,CtAR0.82.7納秒(ns)1，從CLKa到CLKb或者從CLKb到CLKa的最大時(shí)延2，不考慮時(shí)鐘偏斜的影響共五十四頁(yè)如果信號(hào)C實(shí)際到達(dá)U4，并且能夠被正確采樣的時(shí)間將會(huì)是：從信號(hào)C到U4時(shí)序約束已經(jīng)違例 B: A:在建立時(shí)間和保持(boch)時(shí)間方面，U4到U5的時(shí)序約束

17、情況建立時(shí)間： ，滿足時(shí)序要求保持時(shí)間： ，不滿足時(shí)序要求共五十四頁(yè)6.9 時(shí)序違例及解決(jiju)方式如果需要解決建立時(shí)間違例的情況，我們可以通過(guò)改變時(shí)鐘頻率的方式來(lái)解決，問(wèn)題是在許多設(shè)計(jì)中時(shí)序約束的目的就在于保持特定的時(shí)鐘頻率來(lái)達(dá)到最大的性能要求，因此上述方式不可行(kxng)。要解決建立時(shí)間違例的問(wèn)題，可以采取如下的方式：在違例的組合邏輯增加一級(jí)觸發(fā)器來(lái)減小組合邏輯的延時(shí)，也就是所謂的流水線技術(shù)。共五十四頁(yè)針對(duì)于上面的例子，可以把兩輸入(shr)的邏輯門(mén)改成三輸入(shr)的邏輯門(mén)，通過(guò)增加扇入數(shù)來(lái)減少組合邏輯的級(jí)聯(lián)從而減小延時(shí)。要解決保持時(shí)間違例的問(wèn)題，可以采取如下的方式：在違例的觸

18、發(fā)器之間增加一級(jí)緩沖，從而增大上級(jí)觸發(fā)器輸出到下級(jí)觸發(fā)器輸入之間的延時(shí)，不過(guò)需要同時(shí)兼顧建立時(shí)間。針對(duì)于上面的例子，緩沖邏輯至少需要0.1ns的延時(shí)共五十四頁(yè)為了避免時(shí)序違例，當(dāng)采用綜合工具要進(jìn)行時(shí)序約束時(shí)，應(yīng)該在設(shè)計(jì)本身應(yīng)滿足的要求上再增加1020%的約束條件因?yàn)橐皇切枰紤](kol)綜合后的布局布線二是絕大多數(shù)的綜合軟件本身會(huì)按所設(shè)置參數(shù)中的低要求的約束進(jìn)行。在代碼設(shè)計(jì)中需要切實(shí)定義好各個(gè)模塊的邊界信號(hào)在做仿真的時(shí)候，建議采用負(fù)載模型來(lái)進(jìn)行仿真，這樣可以盡量地模擬出實(shí)際信號(hào)的輸出共五十四頁(yè)7.12 本章(bn zhn)小結(jié)本章主要講述了CPLD/FPGA設(shè)計(jì)中的最重要的內(nèi)容約束(yush)

19、。約束包含兩種情況：時(shí)序約束和管腳約束。不同的約束會(huì)有不同的時(shí)序和邏輯表現(xiàn)特別是在約束要求很緊的時(shí)候，需要和PCB工程師一起界定時(shí)序約束的條件，從而以最優(yōu)的方式實(shí)現(xiàn)約束。約束也有技巧，工程師同時(shí)需要硬件和PCB布局布線的經(jīng)驗(yàn)，這樣才能夠較好的實(shí)現(xiàn)CPLD/FPGA的性能。共五十四頁(yè)6.13 思考(sko)與練習(xí)管腳約束有哪幾種方式？試采用verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。具體要求：當(dāng)rst_信號(hào)有效時(shí)候(sh hou)，輸出位4b0；當(dāng)set有效地時(shí)候，輸出為4bf；當(dāng)ld有效地時(shí)候，輸出為輸入值；當(dāng)up有效的時(shí)候，輸出在時(shí)鐘的自動(dòng)作用下自動(dòng)加1；當(dāng)down有效地時(shí)候，輸出在時(shí)鐘的自動(dòng)作用下自動(dòng)減1。共五十四頁(yè)試采用Xilinx ISE工具對(duì)上述程序進(jìn)行綜合，并且采用ucf約束(yush)文件對(duì)管腳進(jìn)行約束(yush)，同時(shí)約束(yush)sysclk為33MHz，占空比50%。時(shí)序模型分別有哪幾種？各自的應(yīng)用領(lǐng)域是什