教學(xué)課件·數(shù)字電子技術(shù)項(xiàng)目化教程

1、項(xiàng)目一 邏輯測(cè)試筆的制作與調(diào)試1.1 項(xiàng)目描述1.2 知識(shí)鏈接1.3 項(xiàng)目實(shí)施1.4 項(xiàng)目總結(jié)1.1 項(xiàng) 目 描 述數(shù)字電路主要研究的是輸出信號(hào)的狀態(tài)(0或1)與輸入信號(hào)的狀態(tài)(0或1)之間的關(guān)系，這是一種因果關(guān)系，也就是所謂的邏輯關(guān)系，即電路的邏輯功能。在數(shù)字電路中，經(jīng)常要檢測(cè)電路的輸入與輸出是否符合所要求的邏輯關(guān)系，但是用萬用表測(cè)試數(shù)字電路電平的高低顯得很不方便，可以用邏輯測(cè)試筆來測(cè)試。邏輯測(cè)試筆也叫做邏輯探針，它是數(shù)字電路設(shè)計(jì)、實(shí)驗(yàn)、檢查和維修中最簡(jiǎn)單實(shí)用的工具。 1.1.1 項(xiàng)目學(xué)習(xí)情境：邏輯測(cè)試筆的制作與調(diào)試圖1-1所示為邏輯測(cè)試筆的電路原理圖，此電路由集成邏輯門構(gòu)成。本項(xiàng)目需要完成

2、的主要任務(wù)是： 熟悉電路各元器件的作用； 進(jìn)行電路元器件的安裝； 進(jìn)行電路參數(shù)的測(cè)試與調(diào)整； 撰寫電路制作報(bào)告。圖1-1 邏輯測(cè)試筆電路原理圖 1.1.2 電路分析與電路元器件參數(shù)及功能一、電路分析如圖1-1所示電路，當(dāng)被測(cè)點(diǎn)為高電平時(shí)，VD1導(dǎo)通，VT1發(fā)射極輸出高電平，經(jīng)U1A反相后，輸出低電平，LED1(紅色發(fā)光二極管)導(dǎo)通而發(fā)光。此時(shí)，VD2截止，U2A輸出低電平，U3A輸出高電平，使LED2(綠色發(fā)光二極管)截止而不發(fā)光，而U4A輸出高電平，使LED3(黃色發(fā)光二極管)截止而不發(fā)光。二、電路元器件參數(shù)及功能邏輯測(cè)試筆電路元器件參數(shù)及功能如表1-1所示。1.2 知 識(shí) 鏈 接1.2.1

3、 數(shù)字電路的基本概念電子電路所處理的電信號(hào)可以分為兩大類：一類是在時(shí)間和數(shù)值上都是連續(xù)變化的信號(hào)，稱為模擬信號(hào)，例如電流信號(hào)、電壓信號(hào)等，如圖1-2(a)所示；另一類是在時(shí)間和數(shù)值上都是離散的信號(hào)，稱為數(shù)字信號(hào)，例如計(jì)算機(jī)中傳送的數(shù)據(jù)信號(hào)、IC卡信號(hào)等，如圖1-2(b)所示。 圖1-2 模擬信號(hào)與數(shù)字信號(hào) 與模擬電路相比，數(shù)字電路具有以下顯著的優(yōu)點(diǎn)：(1) 工作信號(hào)是二進(jìn)制的數(shù)字信號(hào)，反映在電路上是高低電平兩種狀態(tài)。(2) 研究的主要問題是電路的邏輯功能。(3) 電路結(jié)構(gòu)簡(jiǎn)單，便于集成、系列化生產(chǎn)，成本低廉，使用方便。(4) 抗干擾性強(qiáng)，可靠性高，精度高。(5) 對(duì)電路中元器件精度要求不高，只

4、要能區(qū)分0和1兩種狀態(tài)即可。(6) 數(shù)字信號(hào)更易于存儲(chǔ)、加密、壓縮、傳輸和再現(xiàn)。1.2.2 數(shù)制和碼制一、數(shù)制1. 十進(jìn)制數(shù)十進(jìn)制全稱為十進(jìn)位計(jì)數(shù)制，每一位有09十個(gè)可能的數(shù)碼，計(jì)數(shù)規(guī)則為“逢十進(jìn)一”。該數(shù)制的計(jì)數(shù)基數(shù)(每一位規(guī)定使用的數(shù)碼符號(hào)的個(gè)數(shù))為10， 數(shù)位的權(quán)值(某個(gè)數(shù)位上數(shù)碼為i時(shí)所表征的數(shù)值)為10i，i是各位的序號(hào)。任何一個(gè)十進(jìn)制數(shù)都可以按權(quán)值展開，例如十進(jìn)制數(shù)136.78可以寫成(136.78)10=1102+3101+6100+7101+81022. 二進(jìn)制數(shù)二進(jìn)制數(shù)每一位有0和1兩個(gè)可能的數(shù)碼，計(jì)數(shù)規(guī)則為“逢二進(jìn)一”。該數(shù)制的計(jì)數(shù)基數(shù)為2，數(shù)位的權(quán)值為2i。任何一個(gè)二進(jìn)制

5、數(shù)都可以按權(quán)值展開，例如二進(jìn)制數(shù)110.11可以寫成(110.11)2=122+121+020+121+1223. 八進(jìn)制數(shù)八進(jìn)制數(shù)每一位有07八個(gè)可能的數(shù)碼，計(jì)數(shù)規(guī)則為“逢八進(jìn)一”。該數(shù)制的計(jì)數(shù)基數(shù)為8，數(shù)位的權(quán)值為8i。任何一個(gè)八進(jìn)制數(shù)都可以按權(quán)值展開，例如八進(jìn)制數(shù)16可以寫成(16)8= 181+ 6804. 十六進(jìn)制數(shù)十六進(jìn)制數(shù)每一位有十六個(gè)可能的數(shù)碼，分別用09、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)表示，計(jì)數(shù)規(guī)則為“逢十六進(jìn)一”。該數(shù)制的計(jì)數(shù)基數(shù)為16，數(shù)位的權(quán)值為16i。任何一個(gè)十六進(jìn)制數(shù)都可以按權(quán)值展開，例如十六進(jìn)制數(shù)4C.8E可以寫成 (4C.

6、8E)16=4161+12160+8161+14162二、不同數(shù)制之間的相互轉(zhuǎn)換1. 非十進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)將非十進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)一般采用按權(quán)值展開相加的方法，具體步驟是：首先把非十進(jìn)制數(shù)寫成按權(quán)值展開的多項(xiàng)式，然后按十進(jìn)制數(shù)的計(jì)數(shù)規(guī)則求其和，就可得到對(duì)應(yīng)的十進(jìn)制數(shù)。例如，將(10101.11)2轉(zhuǎn)換成十進(jìn)制數(shù)：再如，將(265.34)8轉(zhuǎn)換成十進(jìn)制數(shù)：2. 十進(jìn)制數(shù)轉(zhuǎn)換成非十進(jìn)制數(shù)將十進(jìn)制數(shù)轉(zhuǎn)換為非十進(jìn)制數(shù)時(shí)，整數(shù)部分和小數(shù)部分要分別進(jìn)行轉(zhuǎn)換，再把兩者的轉(zhuǎn)換結(jié)果用小數(shù)點(diǎn)相連。(1) 整數(shù)部分常用的方法是除基數(shù)取余倒排法。把十進(jìn)制整數(shù)N轉(zhuǎn)換成R進(jìn)制數(shù)的具體步驟如下： 將N除以R，記下所得

7、的商和余數(shù)； 將上一步所得的商再除以R，記下所得的商和余數(shù)； 重復(fù)做第步，直到商為0； 將各步求得的余數(shù)按照與運(yùn)算過程相反的順序把各個(gè)余數(shù)排列起來，即為所求的R進(jìn)制數(shù)。例如，將(47)10轉(zhuǎn)換成二進(jìn)制數(shù)：即 (47)10=(101111)2(2) 小數(shù)部分常用的方法是乘基數(shù)取整順排法。把十進(jìn)制的小數(shù)M轉(zhuǎn)換成R進(jìn)制數(shù)的具體步驟如下： 將M乘以R，記下整數(shù)部分； 將上一步乘積中的小數(shù)部分再乘以R，記下整數(shù)部分； 重復(fù)做第步，直到小數(shù)部分為0或者滿足精度要求為止； 將各步求得的整數(shù)按照與運(yùn)算過程相同的順序排列起來，即為所求的R進(jìn)制數(shù)。例如，將(0.85)10轉(zhuǎn)換成十六進(jìn)制數(shù)：即(0.85)10=(

8、0.D99)16例如，將(25.375)10轉(zhuǎn)換成二進(jìn)制數(shù)：即(25.375)10=(11001.011)23. 二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)時(shí)，其整數(shù)部分和小數(shù)部分可以同時(shí)進(jìn)行轉(zhuǎn)換，具體方法是：以二進(jìn)制數(shù)的小數(shù)點(diǎn)為起點(diǎn)，分別向左、右，每四位分為一組。對(duì)于小數(shù)部分，最低位一組不足四位時(shí)，必須在有效位右邊補(bǔ)0，使其足位；對(duì)于整數(shù)部分，最高位一組不足四位時(shí)，可在有效位的左邊補(bǔ)0，也可以不補(bǔ)。然后，把每一組二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)，并保持原序列，即可得到所需的轉(zhuǎn)換結(jié)果。例如，將(100111101.10011)2轉(zhuǎn)換成十六進(jìn)制數(shù)：即(100111101.10011)2=(13D.

9、98)164.十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)十六進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)時(shí)，只要把十六進(jìn)制數(shù)的每一位數(shù)碼分別轉(zhuǎn)換成四位二進(jìn)制數(shù)，并保持原序列即可。整數(shù)最高位一組左邊的0和小數(shù)最低位一組右邊的0可以省略。例如，將(35A.26)16轉(zhuǎn)換成二進(jìn)制數(shù)：即(35A.26)16=(1101011010.0010011)2三、碼制數(shù)字電路中處理的信息除了數(shù)制信息外，還有文字、符號(hào)以及一些特定的操作(例如表示確認(rèn)的回車操作)等，一般要處理這些信息，必須將其用二進(jìn)制數(shù)碼來表示。為了便于記憶和查找，這些用來表示特定含義的二進(jìn)制數(shù)碼在編碼時(shí)必須遵循一定的規(guī)則，這個(gè)規(guī)則就是碼制。這些特定二進(jìn)制數(shù)碼稱為這些信息的代碼，這些代碼

10、的編制過程稱為編碼。1.2.3 邏輯代數(shù)的基本運(yùn)算一、邏輯代數(shù)的基本概念邏輯是指事物之間的因果關(guān)系，或者說是條件與結(jié)果的關(guān)系，這些因果關(guān)系可以用邏輯運(yùn)算來表示，也就是用邏輯代數(shù)來描述。二、基本邏輯運(yùn)算基本邏輯運(yùn)算有與、或、非三種。任何復(fù)雜的邏輯關(guān)系都可以通過與、或、非組合而成。為了便于理解，我們用開關(guān)控制電路(見圖1-3)為例來說明這三種運(yùn)算。將開關(guān)閉合或斷開(即狀態(tài)真或假)作為條件，將燈亮或燈滅作為結(jié)果。圖1-3 用于說明與、或、非定義的電路 在圖1-3(a)所示電路中，只有當(dāng)兩個(gè)開關(guān)同時(shí)閉合時(shí)，指示燈才會(huì)亮，即決定事物結(jié)果的全部條件同時(shí)為真，結(jié)果才會(huì)發(fā)生。這種因果關(guān)系叫做邏輯與，也叫做邏輯

11、相乘，其邏輯運(yùn)算符號(hào)為“”，邏輯函數(shù)表達(dá)式為Y=AB在圖1-3(b)所示電路中，只要任何一個(gè)開關(guān)閉合，指示燈就會(huì)亮，即決定事物結(jié)果的諸條件中只要有任何一個(gè)為真，結(jié)果就會(huì)發(fā)生。這種因果關(guān)系叫做邏輯或，也叫做邏輯相加，其邏輯運(yùn)算符號(hào)為“”，邏輯函數(shù)表達(dá)式為Y=A+B在圖1-3(c)所示電路中，當(dāng)開關(guān)斷開時(shí)燈亮，開關(guān)閉合時(shí)燈滅，即只要條件為真，結(jié)果就不會(huì)發(fā)生；而當(dāng)條件為假時(shí)，結(jié)果則發(fā)生。這種因果關(guān)系叫做邏輯非，也叫做邏輯求反，其邏輯運(yùn)算符號(hào)為“-”，邏輯函數(shù)表達(dá)式為若以A、B表示開關(guān)的狀態(tài)，1表示開關(guān)閉合，0表示開關(guān)斷開；Y表示指示燈的狀態(tài)，1表示燈亮，0表示燈滅。可以列出圖1-3各電路對(duì)應(yīng)的邏輯關(guān)

12、系圖表，如表1-3、表1-4、表1-5所示，這種圖表又稱為真值表。 與、或、非邏輯運(yùn)算還可以用圖1-4所示的圖形符號(hào)表示。這些圖形符號(hào)也表示相應(yīng)的邏輯門電路。 圖1-4 與、或、非邏輯運(yùn)算的圖形符號(hào)三、復(fù)合邏輯運(yùn)算除了與、或、非三種基本邏輯運(yùn)算外，還有五種復(fù)合邏輯運(yùn)算，這五種復(fù)合邏輯運(yùn)算是由三種基本邏輯運(yùn)算中的兩種或三種組合而成的，它們的邏輯表達(dá)式、邏輯符號(hào)、真值表及邏輯運(yùn)算規(guī)律如表1-6所示。1.2.4 邏輯代數(shù)的基本定律及基本規(guī)則一、邏輯代數(shù)的基本定律邏輯代數(shù)的基本定律反映了邏輯運(yùn)算的一些基本規(guī)律，只有掌握了這些基本定律，才能正確地分析和設(shè)計(jì)邏輯電路。表1-7列出了邏輯代數(shù)的基本定律。二、

13、邏輯代數(shù)的基本規(guī)則1. 代入規(guī)則在任何一個(gè)邏輯等式中，如果將等式兩邊的某一變量都用一個(gè)函數(shù)代替，則等式仍然成立。代入規(guī)則之所以成立，是因?yàn)槿魏我粋€(gè)邏輯函數(shù)也和邏輯變量一樣，只有0和1兩種取值，可以將邏輯函數(shù)作為邏輯變量對(duì)待，則上述規(guī)則必然成立。利用代入規(guī)則可以擴(kuò)大基本定律的應(yīng)用范圍。例如， A(B+C)=AB+AC，若用G=D+E代替等式中的C，則A(B+G)=AB+(D+E) =AB+A(D+E) =AB+AD+AE2. 反演規(guī)則若將邏輯函數(shù)Y中所有的“”換成“+”，“+”換成“”，0換成1，1換成0，原變量換成反變量，反變量換成原變量，則得到的結(jié)果就是 Y。反演規(guī)則為求取已知邏輯式的反邏輯

14、式提供了方便。在使用反演規(guī)則時(shí)還需注意遵守以下兩個(gè)規(guī)定：一是仍需遵守“先括號(hào)，然后與，最后或”的運(yùn)算優(yōu)先次序；二是不屬于單個(gè)變量上的非號(hào)應(yīng)保留不變。3.對(duì)偶規(guī)則若將邏輯函數(shù)Y中所有的“”換成“+”，“+”換成“”，0換成1，1換成0，并保持原先的邏輯優(yōu)先級(jí)，變量不變，兩個(gè)變量以上的“非”號(hào)不動(dòng)，則可得原函數(shù)Y的對(duì)偶式Y(jié)，且Y和Y互為對(duì)偶式。1.2.5 邏輯函數(shù)的表示方法及其相互轉(zhuǎn)換一、邏輯函數(shù)的表示方法邏輯函數(shù)中用字母A，B，C，表示輸入變量，用Y表示輸出變量，一般地說，如果輸入變量A，B，C，取值確定之后，輸出變量Y的值也被唯一確定，那么就稱Y是A，B，C，的函數(shù)，并寫成Y=F(A，B，C，

15、)圖1-5 舉重裁判電路 若以1表示開關(guān)閉合，0表示開關(guān)斷開；以1表示燈亮，以0表示燈滅，則指示燈Y的狀態(tài)是開關(guān)A、B、C狀態(tài)的二值邏輯函數(shù)，即Y=F(A，B，C)1. 真值表將輸入變量組合按二進(jìn)制代碼由小到大的順序一一列出來，并將輸入變量所有取值組合下對(duì)應(yīng)的輸出值找出來，形成表格，即為真值表。2. 邏輯函數(shù)表達(dá)式將輸出變量與輸入變量之間的關(guān)系寫成與、或、非運(yùn)算的表達(dá)式，即為邏輯函數(shù)表達(dá)式。在圖1-5所示電路中，根據(jù)對(duì)電路的功能要求和與、或運(yùn)算的邏輯定義，“B、C中至少有一個(gè)閉合”可以表示為(B+C)，“同時(shí)還要求閉合A”，則應(yīng)寫做A(B+C)，因此得到輸出Y的邏輯函數(shù)表達(dá)式：Y=A(B+C)

16、3. 邏輯圖將邏輯函數(shù)中各變量之間的與、或、非邏輯運(yùn)算用圖形符號(hào)表示出來，即為邏輯圖。上式的邏輯圖如圖1-6所示。 圖1-6 舉重裁判電路的邏輯圖 二、邏輯函數(shù)各種表示方法之間的相互轉(zhuǎn)換1. 由真值表寫出邏輯函數(shù)表達(dá)式已知真值表寫出邏輯函數(shù)表達(dá)式的一般方法是：(1) 挑出真值表中使函數(shù)值為1的輸入變量組合。(2) 將挑出的每組變量組合對(duì)應(yīng)寫成一個(gè)與項(xiàng)，其中變量取值為1的寫成原變量，變量取值為0的寫成反變量。(3) 將這些與項(xiàng)相或，就可以得到邏輯函數(shù)的標(biāo)準(zhǔn)與或式。例1.1 已知一個(gè)邏輯函數(shù)的真值表如表1-9所示，試寫出其邏輯函數(shù)表達(dá)式。解 A、B、C有4種取值組合使Y為1。按照變量取值為1的寫成

17、原變量，變量取值為0的寫成反變量的原則，可得4個(gè)乘積項(xiàng)：將這4個(gè)乘積項(xiàng)相或所得到的就是邏輯函數(shù)Y的表達(dá)式，即2. 由邏輯函數(shù)表達(dá)式寫出真值表只要把輸入變量的所有取值組合代入邏輯函數(shù)表達(dá)式后進(jìn)行運(yùn)算求出函數(shù)值，把輸入變量與函數(shù)值的對(duì)應(yīng)關(guān)系用表格的形式列出，即得到真值表。例1.2 已知邏輯函數(shù)表達(dá)式為求出對(duì)應(yīng)的真值表。解 只要將A、B的各種取值組合逐一代入邏輯函數(shù)表達(dá)式Y(jié)進(jìn)行計(jì)算，將計(jì)算結(jié)果列成表，即得表1-10所示的真值表。3.由邏輯函數(shù)表達(dá)式畫出邏輯圖將邏輯運(yùn)算中的圖形符號(hào)逐一代替邏輯函數(shù)表達(dá)式中的邏輯運(yùn)算符號(hào)，就可以畫出對(duì)應(yīng)的邏輯圖。例1.3 已知邏輯函數(shù)表達(dá)式為Y=(A+B)C，畫出其邏輯

18、圖。解 A、B是或運(yùn)算，而和C是與運(yùn)算，用邏輯運(yùn)算的圖形符號(hào)代替式中的邏輯運(yùn)算符號(hào)，即可得圖1-7所示的邏輯圖。圖1-7 例1.3的邏輯圖 4. 根據(jù)邏輯圖寫出邏輯函數(shù)表達(dá)式只要由輸入端到輸出端逐級(jí)寫出每個(gè)圖形符號(hào)對(duì)應(yīng)的邏輯函數(shù)表達(dá)式，就可以得到與邏輯圖對(duì)應(yīng)的邏輯函數(shù)表達(dá)式。例1.4 已知邏輯函數(shù)Y的邏輯圖如圖1-8所示，試寫出其邏輯函數(shù)表達(dá)式。解 從輸入端A、B開始逐個(gè)寫出每個(gè)圖形符號(hào)輸出端的邏輯式，得到圖1-8 例1.4的邏輯圖1.2.6 邏輯函數(shù)的化簡(jiǎn)一個(gè)邏輯函數(shù)可能有多種不同的表達(dá)式，表達(dá)式越簡(jiǎn)單，則與之相對(duì)應(yīng)的邏輯圖越簡(jiǎn)單。邏輯函數(shù)表達(dá)式不同，其最簡(jiǎn)標(biāo)準(zhǔn)也不相同。下面以最常用的與或表

19、達(dá)式為例，介紹有關(guān)化簡(jiǎn)的標(biāo)準(zhǔn)。與或表達(dá)式是否為最簡(jiǎn)表達(dá)式的判定標(biāo)準(zhǔn)有兩條：(1) 表達(dá)式中所含與項(xiàng)的個(gè)數(shù)最少。(2) 每個(gè)與項(xiàng)中變量最少。一、公式化簡(jiǎn)法1. 并項(xiàng)法并項(xiàng)法就是根據(jù)公式將兩項(xiàng)合并為一項(xiàng)，消去一對(duì)互為反變量的因子。例如：2. 吸收法吸收法就是根據(jù)公式A+AB=A，吸收邏輯函數(shù)中的多余項(xiàng)。例如： 3. 消項(xiàng)法消項(xiàng)法就是根據(jù)公式消去邏輯函數(shù)中的多余項(xiàng)。例如:4. 消因子法消因子法就是利用公式消去邏輯函數(shù)中各項(xiàng)的多余因子。例如：5. 配項(xiàng)法配項(xiàng)法就是利用互補(bǔ)律將函數(shù)式中的某一項(xiàng)乘以后拆分成兩項(xiàng)，再與其他項(xiàng)合并，或者利用重疊律A+A=A，在邏輯函數(shù)式中重新寫入某一項(xiàng)，再與其他項(xiàng)合并。例如：

20、 二、卡諾圖化簡(jiǎn)法1. 邏輯函數(shù)的最小項(xiàng)在n個(gè)變量的邏輯函數(shù)中，若m為包含n個(gè)變量的乘積項(xiàng)，而且這n個(gè)變量均以原變量或反變量的形式在m中出現(xiàn)且僅出現(xiàn)一次，則稱m為該組變量的一個(gè)最小項(xiàng)。例如：A、B、C三個(gè)變量的最小項(xiàng)有ABC共8個(gè)(即23個(gè))最小項(xiàng)(如表1-11所示)，可見，n個(gè)變量的最小項(xiàng)共有2n個(gè)。對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量使它的值為1，而變量的其他取值組合都使它為0。任一邏輯函數(shù)都可以表示成唯一的一組最小項(xiàng)之和，即邏輯函數(shù)的最小項(xiàng)表達(dá)式。例如，給定邏輯函數(shù)：則可化簡(jiǎn)為最小項(xiàng)表達(dá)式，即有時(shí)也簡(jiǎn)寫為m(0，1，2，3，7)或(0，1，2，3，7)的形式。2. 表示最小項(xiàng)的卡諾圖卡諾圖稱

21、為最小項(xiàng)方格圖，是將最小項(xiàng)按一定規(guī)則排列成的方格陣列。將n變量的全部最小項(xiàng)各用一個(gè)小方格表示，并使具有邏輯相鄰性的最小項(xiàng)在幾何位置上也相鄰地排列起來，所得到的圖形叫做n變量最小項(xiàng)的卡諾圖。圖1-9中給出了二到五變量最小項(xiàng)的卡諾圖。其方格上方和左方是對(duì)應(yīng)輸入變量取值的組合，方格內(nèi)是對(duì)應(yīng)的最小項(xiàng)。圖1-9 二到五變量最小項(xiàng)的卡諾圖 3. 邏輯函數(shù)的卡諾圖表示法既然任何一個(gè)邏輯函數(shù)都能表示為若干最小項(xiàng)之和的形式，那么自然也就可以用卡諾圖來表示任何一個(gè)邏輯函數(shù)。具體方法是：先將邏輯函數(shù)化為最小項(xiàng)之和的形式，然后在卡諾圖上將與這些最小項(xiàng)對(duì)應(yīng)的小方格內(nèi)填入1，在其余位置上填入0(有時(shí)為了簡(jiǎn)化，只填1，不填

22、0)，就得到了表示該邏輯函數(shù)的卡諾圖。也就是說，任何一個(gè)邏輯函數(shù)都等于它的卡諾圖中填入1的那些最小項(xiàng)之和。例1.5 用卡諾圖表示邏輯函數(shù)解 首先將Y化為最小項(xiàng)之和的形式：對(duì)應(yīng)的卡諾圖如圖1-10 所示。圖1-10 例1.5題的卡諾圖 4. 邏輯函數(shù)的卡諾圖化簡(jiǎn)法(1) 化簡(jiǎn)依據(jù)。(2) 合并最小項(xiàng)的規(guī)律。(3) 合并規(guī)則。例1.6 化簡(jiǎn)圖1-11(a)中卡諾圖表示的邏輯函數(shù)。解 合并最小項(xiàng)的方法有多種，如圖1-11(b)將相鄰兩個(gè)小方格畫包圍圈讀出，即AB，將四個(gè)小方格畫包圍圈讀出，即B，得Y=AB+B不是最簡(jiǎn)形式；如圖1-11(c)中將兩組四個(gè)小方格畫包圍圈分別讀出，即A、B，得最簡(jiǎn)形式Y(jié)=

23、A+B。因此應(yīng)盡可能多地將相鄰的1圈起來，只要符合2n個(gè)1相鄰即可，所以圖1-11(c)的圈法最合理，故 Y=A+B。圖1-11 例1.6題的卡諾圖例1.7 化簡(jiǎn)邏輯函數(shù)解 給定與或表達(dá)式，盡管不全是最小項(xiàng)，也可直接填入卡諾圖，如圖1-12(a)所示。畫1包圍圈，得最簡(jiǎn)與或表達(dá)式：本例由于0的方格數(shù)少，也可以按圈0的化簡(jiǎn)步驟，在圖1-12(b)中畫0包圍圈，得到邏輯函數(shù)的反函數(shù)表達(dá)式：則 圖1-12 例1.7題的卡諾圖(4) 化簡(jiǎn)步驟。通過上述分析，可以歸納出用卡諾圖化簡(jiǎn)邏輯函數(shù)的具體步驟如下：(1) 將函數(shù)化為最小項(xiàng)之和的形式。(2) 畫出表示該邏輯函數(shù)的卡諾圖。(3) 按相鄰性原則找出可以

24、合并的最小項(xiàng)，畫包圍圈。包圍圈中1的個(gè)數(shù)盡可能地多，但必須等于2n個(gè)。(4) 根據(jù)合并規(guī)則讀出每個(gè)包圍圈的乘積項(xiàng)，將所有包圍圈的乘積項(xiàng)寫成與或表達(dá)式，即得最簡(jiǎn)邏輯函數(shù)式。5. 具有無關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn)1) 邏輯函數(shù)中的無關(guān)項(xiàng)在實(shí)際邏輯問題中，經(jīng)常會(huì)遇到這樣一種情況，即對(duì)輸入變量的取值有所限制。我們將對(duì)輸入變量的取值所加的限制稱為約束。在約束條件下，把變量組合取值恒等于0的那些最小項(xiàng)稱為約束項(xiàng)。例如，有三個(gè)邏輯變量A、B、C，分別表示一臺(tái)電動(dòng)機(jī)的正轉(zhuǎn)、反轉(zhuǎn)和停止命令：A=1 表示正轉(zhuǎn)，B=1表示反轉(zhuǎn)，C=1表示停止。因?yàn)殡妱?dòng)機(jī)任何時(shí)候只能執(zhí)行一個(gè)命令，所以不允許兩個(gè)以上的變量同時(shí)為1，即ABC

25、的取值只能出現(xiàn)001、010和100，而且不能出現(xiàn)000、011、101、110、111中的任何一種。因此，A、B、C是一組具有約束條件的變量。上述約束條件可以表示為或?qū)懗杀硎倦妱?dòng)機(jī)運(yùn)行情況的邏輯函數(shù)式可以寫為或者2) 具有無關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn)具有無關(guān)項(xiàng)的邏輯函數(shù)，在化簡(jiǎn)時(shí)究竟將無關(guān)項(xiàng)看成1還是0，原則上應(yīng)以得到的相鄰最小項(xiàng)矩形組合最大，而且矩形組合數(shù)目最少為準(zhǔn)。例1.8 化簡(jiǎn)邏輯函數(shù)其約束條件為解 應(yīng)用卡諾圖化簡(jiǎn)，可以直觀地看出應(yīng)該使用哪些無關(guān)項(xiàng)。畫出的卡諾圖如圖1-13 所示，從圖中不難看出，為了得到最大的包圍圈，應(yīng)取約束項(xiàng)m3、m5為1，與m1、m7組成一個(gè)包圍圈；取m10、m12、m

26、14為1，與m8組成一個(gè)包圍圈。將兩組相鄰的最小項(xiàng)合并后得到的化簡(jiǎn)結(jié)果為卡諾圖中未使用的約束項(xiàng)m9、m15為0。圖1-13 例1.8題的卡諾圖例1.9 化簡(jiǎn)邏輯函數(shù):Y(A，B，C，D)=m(2，4，6，8)+d(10，11，12，13，14，15)解 畫出的卡諾圖如圖1-14所示。若認(rèn)為約束項(xiàng)m10、m12、m14為1，而其他約束項(xiàng)為0，則可圈出三個(gè)包圍圈，如圖1-14所示，其化簡(jiǎn)結(jié)果為圖1-14 例1.9題的卡諾圖1.2.7 集成門電路1. TTL集成門電路1) TTL集成門電路的主要系列按照國(guó)際通用標(biāo)準(zhǔn)，依據(jù)工作溫度不同，TTL集成門電路分為TTL54系列(-55 125 )和TTL74

27、系列(0 70 )。每一系列按工作速度、功耗的不同，又分為標(biāo)準(zhǔn)系列、H系列、S系列、LS系列和ALS系列等。2) TTL與非門在TTL集成門電路中，與非門是基礎(chǔ)，雖然集成門電路的種類很多，但大部分是由與非門稍加改動(dòng)得到的，或者是由與非門的若干部分組合而成的，因此這里重點(diǎn)介紹與非門。(1) TTL與非門。以74LS00(7400)為例，其引線排布如圖1-15所示，它也稱為四二輸入與非門(即內(nèi)部有四個(gè)二輸入的與非門)。圖1-16所示為與非門的邏輯符號(hào)，總的限定符號(hào)“&”表示與單元，輸出限定符號(hào) 表示邏輯非。 圖1-15 74LS00的引線排布 圖1-16 與非門的邏輯符號(hào)(2) TTL與非門的電壓

28、傳輸特性。門電路的基本特性是輸入/輸出特性，一般用電壓傳輸特性來表示。如圖1-17所示為幾種TTL與非門的電壓傳輸特性曲線圖。 圖1-17 TTL與非門的電壓傳輸特性曲線圖3) TTL與非門的輸出延遲時(shí)間。由于電荷積累以及分布電容的存在，TTL與非門在信號(hào)傳輸過程中會(huì)產(chǎn)生一定的延遲時(shí)間，如圖1-18所示。圖1-18 TTL與非門電路延遲時(shí)間當(dāng)輸入U(xiǎn)i由低電平變?yōu)楦唠娖綍r(shí)，輸出Uo由高電平變?yōu)榈碗娖?。將輸入波形上升沿?0%與輸出波形下降沿的50%之間的時(shí)間稱為導(dǎo)通延遲時(shí)間tPHL；同樣，輸入波形下降沿的50%與輸出波形上升沿的50%之間的時(shí)間稱為截止延遲時(shí)間tPLH。導(dǎo)通延遲時(shí)間與截止延遲時(shí)間

29、的平均值為平均延遲時(shí)間tpd，即 2. 其他功能的TTL門電路常用的其他功能的TTL門電路主要有非門(反相器)、與門、或非門、或門、異或門、同或門、與或非門等，前六種門的邏輯符號(hào)在前面已做介紹，這里不再贅述。與或非門的邏輯組合及邏輯符號(hào)如圖1-19所示，其邏輯功能為圖1-19 與或非門元件的鄰接，在數(shù)字電路邏輯符號(hào)中是非常常見的。以74LS04六非門電路為例，圖1-20 所示為其引腳圖和圖形符號(hào)。圖1-20 74LS04六非門3. 三態(tài)門三態(tài)門與前面介紹的門電路不同，三態(tài)門的輸出除了“1”狀態(tài)、“0”狀態(tài)(高電平、低電平)之外，還有第三種狀態(tài)高阻態(tài)。高阻態(tài)并不表示邏輯意義上的第三種狀態(tài)，它只表

30、示當(dāng)門電路的輸出阻抗非常大時(shí)，輸入與輸出之間可以視為開路，即對(duì)外電路不起任何作用。在數(shù)字電路中，三態(tài)門是一種特別實(shí)用的門電路，尤其是在計(jì)算機(jī)電路中得到了廣泛應(yīng)用?，F(xiàn)以三態(tài)非門為例作介紹，其邏輯符號(hào)如圖1-21所示。圖1-21 三態(tài)非門的邏輯符號(hào)4. 集電極開路門(OC門)OC門也是一種特殊的門電路，現(xiàn)以集電極開路與非門為例作介紹。 圖1-22 集電極開路與非門 注意： OC門不是按功能分類的，只是電路的輸出結(jié)構(gòu)不同，在接法上與前面介紹的門電路有區(qū)別。OC門除了實(shí)現(xiàn)電平轉(zhuǎn)換以外，還可以實(shí)現(xiàn)輸出并聯(lián)，如圖1-23所示是將兩個(gè)OC與非門輸出并聯(lián)，這種接法稱為“線與”，即將幾個(gè)OC門的輸出端直接連接，

31、完成各OC門輸出相與的邏輯功能。 圖1-23 OC門“線與”的接法圖1-23所實(shí)現(xiàn)的邏輯功能是：OC門的輸出端還可以直接驅(qū)動(dòng)負(fù)載，如繼電器、LED等元件，如圖1-24所示。 圖1-24 OC作為驅(qū)動(dòng)電路二、CMOS集成門電路1. CMOS集成門電路的主要系列(1) 4000B系列。 (2) 74HC系列(簡(jiǎn)稱HS或H-CMOS等)。 2. CMOS集成門電路的電壓傳輸特性1) CMOS非門的工作原理下面以CMOS反相器為例，介紹其工作原理，如圖1-25所示。圖1-25 CMOS非門的工作原理2) 74HC系列CMOS非門的輸入/輸出特性以74HC系列CMOS非門為例，其輸入/輸出特性如圖1-2

32、6所示。圖1-26 輸入/輸出特性圖1-27 74HC04六非門3. CMOS集成門電路的主要特點(diǎn)(1) 具有非常低的靜態(tài)功耗。 (2) 具有非常高的輸入阻抗。 (3) 具有較寬的電源電壓范圍。 (4) 扇出能力強(qiáng)。 (5) 抗干擾能力強(qiáng)。 (6) 邏輯擺幅大。 (7) 接口方便。 三、集成門電路的使用1. 工作電源電壓范圍TTL類型的邏輯器件，其標(biāo)準(zhǔn)工作電壓是+5 V。CMOS邏輯器件的工作電源電壓大都有較寬的允許范圍，如CMOS集成門電路中的4000B系列可以工作在3 V18 V范圍內(nèi)。各類常用邏輯器件的工作電壓范圍如表1-13所示。 2. TTL門電路與CMOS門電路的接口1) TTL門

33、電路驅(qū)動(dòng)CMOS門電路若選擇相同的工作電源電壓(+5 V)，則二者之間可以直接連接。但由于TTL門電路的輸出高電平為2.4 V3.6 V，而CMOS門電路的輸入高電平最小也要3.5 V，高電平不匹配，因此要在TTL輸出端和電源之間接一個(gè)電阻R1(3 k)以提升TTL的輸出高電平。圖1-28 TTL門電路驅(qū)動(dòng)CMOS門電路 2) CMOS門電路驅(qū)動(dòng)TTL門電路若UDD=UCC=+5 V，雖然CMOS門電路驅(qū)動(dòng)的電流不大，但是直接驅(qū)動(dòng)一個(gè)TTL門電路還是沒有問題的，若驅(qū)動(dòng)TTL門電路太多或負(fù)載較重，就要采用專用緩沖驅(qū)動(dòng)器，如CC4050能直接驅(qū)動(dòng)兩個(gè)TTL門電路，或采用漏極開路(OD)門電路來驅(qū)動(dòng)

34、，電路如圖1-29 所示。 圖1-29 CMOS門電路驅(qū)動(dòng)TTL門電路3. 集成邏輯門在使用中應(yīng)注意的問題1) 多余輸入端的處理在使用集成門電路時(shí)，如果輸入信號(hào)個(gè)數(shù)少于門的輸入端子數(shù)，就有多余的輸入端。對(duì)于多余輸入端的處理，以不改變電路工作狀態(tài)、電路工作可靠性、接線簡(jiǎn)單等方面綜合考慮為原則。2) 電源數(shù)字電路的各種門電路對(duì)電源電壓的要求是不同的。對(duì)于TTL門電路，電源電壓為UCC=+5 V；對(duì)于CMOS門電路，電源電壓范圍比較寬，UDD可在3 V18 V之間取值。1.3 項(xiàng) 目 實(shí) 施1.3.1 集成門電路邏輯功能測(cè)試訓(xùn)練一、訓(xùn)練目的(1) 掌握門電路邏輯功能的測(cè)試方法。(2) 了解集成邏輯門

35、電路的外形及引腳排列。(3) 初步掌握數(shù)字電路實(shí)驗(yàn)儀器的使用方法。二、訓(xùn)練說明組成數(shù)字邏輯電路的基本單元有兩大部分，一部分是門電路，另一部分是觸發(fā)器。門電路實(shí)際上是一種條件開關(guān)電路，只有在輸入信號(hào)滿足一定邏輯條件時(shí)，開關(guān)電路才允許信號(hào)通過，否則信號(hào)就不被允許通過，即門電路的輸出信號(hào)與輸入信號(hào)之間存在著一定的邏輯關(guān)系，故又稱之為邏輯門電路。三、訓(xùn)練內(nèi)容及步驟1. 電平開關(guān)和電平顯示器的使用與檢測(cè)2. 測(cè)試常用門電路的邏輯功能圖1-30 門電路邏輯功能測(cè)試電路 3. 觀察與非門的開關(guān)控制作用將被測(cè)與非門的A端接通連續(xù)方波信號(hào)(f=1 kHz，UP=3 V)，在B端分別接“0” 和“1”時(shí)，用示波器

36、觀察并記錄其輸出波形，并畫于圖1-31中的對(duì)應(yīng)位置。圖1-31 與非門對(duì)信號(hào)的開關(guān)控制作用1.3.2 項(xiàng)目操作指導(dǎo)一、元器件檢測(cè)根據(jù)1.3.1節(jié)中常用門電路邏輯功能的測(cè)試方法對(duì)74LS00進(jìn)行測(cè)試，用萬用表對(duì)三極管、二極管、電阻等元件分別進(jìn)行測(cè)試。二、電路裝配與調(diào)試1. 電路裝配根據(jù)圖1-1，將檢驗(yàn)合格的元器件按布線規(guī)則安裝在萬能電路板上，就可以按以下步驟進(jìn)行調(diào)試。2. 電路調(diào)試調(diào)試步驟如下：(1) 仔細(xì)核對(duì)電路與元器件，正確無誤后，接通電源(可用2節(jié)干電池代替)。 (2) 將測(cè)試探針與本測(cè)試筆地端(電源負(fù)極)相連，則綠色LED應(yīng)該發(fā)光；將測(cè)試探針與電源正極相連，則紅色LED應(yīng)該發(fā)光；如果測(cè)試

37、探針懸空，則黃色LED應(yīng)該發(fā)光。(3) 性能測(cè)試。 圖1-32 邏輯測(cè)試筆性能測(cè)試圖三、故障分析與排除產(chǎn)生故障的原因主要有以下幾個(gè)方面：(1) 電路設(shè)計(jì)錯(cuò)誤。(2) 布線錯(cuò)誤。(3) 集成器件使用不當(dāng)或功能失效。(4) 芯片插座不正?；蚴褂貌划?dāng)。(5) 儀表有故障或使用不當(dāng)。(6) 干擾信號(hào)影響。1.4 項(xiàng) 目 總 結(jié)數(shù)字信號(hào)是指在時(shí)間和幅值上都不連續(xù)，并取一定離散數(shù)值的信號(hào)。矩形脈沖是一種典型的數(shù)字信號(hào)。用于傳輸、處理數(shù)字信號(hào)的電子電路稱為數(shù)字電路。模擬信號(hào)通過模/數(shù)轉(zhuǎn)換器變成數(shù)字信號(hào)后，就可以用數(shù)字電路進(jìn)行傳輸、處理。數(shù)字電路按集成度的不同，可分為小規(guī)模數(shù)字集成電路、中規(guī)模數(shù)字集成電路、大

38、規(guī)模數(shù)字集成電路和超大規(guī)模數(shù)字集成電路；按所用器件制作工藝的不同，可分為雙極型(TTL型)和單極型(CMOS型)兩類。常用的數(shù)制有二進(jìn)制、八進(jìn)制、十進(jìn)制和十六進(jìn)制等。常用的二-十進(jìn)制(BCD)碼一般分為有權(quán)BCD碼和無權(quán)BCD碼兩類。邏輯函數(shù)遵循邏輯代數(shù)運(yùn)算的法則。邏輯代數(shù)是一種適用于邏輯推理，研究邏輯關(guān)系的主要數(shù)學(xué)工具，憑借這個(gè)工具，可以把邏輯要求用簡(jiǎn)潔的數(shù)學(xué)形式表達(dá)出來，并進(jìn)行邏輯電路設(shè)計(jì)。邏輯函數(shù)反映的不是量與量之間的數(shù)量關(guān)系，而是邏輯關(guān)系。邏輯函數(shù)中的自變量和因變量只有1和0兩種狀態(tài)。邏輯函數(shù)有多種表示方法，例如真值表、邏輯函數(shù)表達(dá)式、卡諾圖等，各種表示方法之間可以相互轉(zhuǎn)換，在邏輯電路

39、分析和設(shè)計(jì)中經(jīng)常會(huì)用到這些方法。數(shù)字電路中最基本的邏輯關(guān)系有三種，即與邏輯、或邏輯和非邏輯，它們可由相應(yīng)的與門、或門和非門來實(shí)現(xiàn)。與、或、非三種基本邏輯門電路是數(shù)字電路的基本單元，任何復(fù)雜邏輯電路系統(tǒng)都可以用與、或、非三種基本邏輯門電路組合構(gòu)成，并以此為基礎(chǔ)產(chǎn)生了與非、或非、與或非等復(fù)合邏輯門電路。項(xiàng)目二 數(shù)碼顯示器的制作與調(diào)試2.1 項(xiàng)目描述2.2 知識(shí)鏈接2.3 項(xiàng)目實(shí)施2.4 項(xiàng)目總結(jié)2.1 項(xiàng) 目 描 述數(shù)字電路根據(jù)邏輯功能的不同，可將其分為兩大類：一類是組合邏輯電路(簡(jiǎn)稱組合電路)，另一類是時(shí)序邏輯電路(簡(jiǎn)稱時(shí)序電路)，如圖2-1所示。圖2-1 數(shù)字電路分類框圖2.1.1 項(xiàng)目學(xué)習(xí)情

40、境：數(shù)碼顯示器的制作與調(diào)試數(shù)碼顯示器的電路原理圖如圖2-2所示。該項(xiàng)目需完成的主要任務(wù)是： 熟悉電路各元器件的作用； 進(jìn)行電路元器件的安裝； 進(jìn)行電路參數(shù)的測(cè)試與調(diào)整； 撰寫電路制作報(bào)告。圖2-2 數(shù)碼顯示器電路原理圖 2.1.2 電路分析與電路元器件參數(shù)及功能一、電路分析圖2-2所示電路包括編碼電路、反相電路和譯碼顯示電路三部分。 二、電路元器件參數(shù)及功能數(shù)碼顯示器的制作與調(diào)試電路元器件參數(shù)及功能如表2-1所示。 2.2 知 識(shí) 鏈 接組合電路是由與門、或門、與非門、或非門等幾種邏輯門組合而成的，它的基本特點(diǎn)是：輸出狀態(tài)僅取決于該時(shí)刻的輸入信號(hào)，與輸入信號(hào)前的電路狀態(tài)無關(guān)。 2.2.1 組合

41、電路概述一、組合電路在任一時(shí)刻，如果邏輯電路的輸出狀態(tài)只取決于輸入各狀態(tài)的組合，而與電路原來的狀態(tài)無關(guān)，則稱該電路為組合電路。假設(shè)組合電路有n個(gè)輸入端，m個(gè)輸出端，其框圖如圖2-3所示。圖2-3 組合電路框圖 二、組合電路特點(diǎn)(1) 從功能上看，組合電路的輸出信號(hào)只取決于輸入信號(hào)的組合，與電路原來的狀態(tài)無關(guān)，即組合電路沒有記憶功能。(2) 從電路結(jié)構(gòu)上看，組合電路由邏輯門組成，只有輸入到輸出的正向通路，沒有輸出到輸入的反饋通路。(3) 門電路是組合電路的基本單元。三、組合電路的分類(1) 按輸出端數(shù)目可分為單輸出電路和多輸出電路。(2) 按電路的邏輯功能分為加法器、編碼器、譯碼器、數(shù)據(jù)選擇器等

42、。(3) 按集成度分為小規(guī)模、中規(guī)模、大規(guī)模和超大規(guī)模集成電路。(4) 按器件的極性可分為TTL型和CMOS型。2.2.2 組合電路的分析組合電路的分析，是已知組合邏輯電路圖，分析其邏輯功能，分析步驟如圖2-4所示。圖2-4 組合電路分析步驟例2.1 分析圖2-5所示電路的邏輯功能。解 (1) 寫出邏輯函數(shù)表達(dá)式，即(2) 化簡(jiǎn)邏輯函數(shù)表達(dá)式，即(3) 列出真值表，見表2-3。(4) 概括電路的邏輯功能：該電路具有同或邏輯功能。 圖2-5 例2.1圖 例2.2 電路的輸出波形如圖2-6所示，分析該電路的邏輯功能。解 根據(jù)波形圖，列寫真值表，如表2-4所示。然后根據(jù)真值表，寫出函數(shù)表達(dá)式：圖2-

43、6 例2.2的波形圖2.2.3 組合電路的設(shè)計(jì)組合電路的設(shè)計(jì)是分析的逆過程，即最終設(shè)計(jì)出滿足功能要求的最簡(jiǎn)邏輯電路圖。所謂“最簡(jiǎn)”，就是指電路所用的器件數(shù)最少，器件種類最少，器件間的連線也最少。組合電路的設(shè)計(jì)，簡(jiǎn)言之，已知功能，設(shè)計(jì)電路。設(shè)計(jì)步驟如圖2-7所示。圖2-7 組合電路分析步驟例2.3 設(shè)計(jì)一個(gè)三人表決器。要求當(dāng)三個(gè)人中有兩個(gè)或三個(gè)表示同意，則表決通過，否則不能通過。用與非門實(shí)現(xiàn)。解 (1) 進(jìn)行邏輯抽象。 確定輸入變量和輸出變量，并賦值。分析命題，假設(shè)三個(gè)人為輸入變量，分別用A、B、C表示，且為1時(shí)表示同意，為0表示不同意。表決的結(jié)果為輸出變量，用Y表示，且為1時(shí)表示通過，為0表示

44、不能通過。 根據(jù)命題列真值表，見表2-5。(2) 根據(jù)真值表，寫出邏輯函數(shù)表達(dá)式，有(3) 根據(jù)所給邏輯器件(與非門)化簡(jiǎn)、變換邏輯函數(shù)(4) 根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯圖，如圖2-8所示。圖2-8 例2.3邏輯圖 例2.4 有三個(gè)班學(xué)生上自習(xí)，大教室能容納兩個(gè)班學(xué)生，小教室能容納一個(gè)班學(xué)生。設(shè)計(jì)兩個(gè)教室是否開燈的邏輯控制電路，要求如下：(1) 一個(gè)班學(xué)生上自習(xí)，開小教室的燈；(2) 兩個(gè)班上自習(xí)，開大教室的燈；(3) 三個(gè)班上自習(xí)，兩教室均開燈。解 (1) 進(jìn)行邏輯抽象，并列出真值表。根據(jù)設(shè)計(jì)要求，設(shè)輸入變量、分別表示三個(gè)班學(xué)生是否上自習(xí)， 1表示上自習(xí)， 表示不上自習(xí)；輸出變量、分別表示大

45、教室、小教室的燈是否亮， 表示亮， 表示滅。根據(jù)邏輯要求列出真值表，如表2-6所示。(2) 寫出邏輯表達(dá)式： (3) 函數(shù)化簡(jiǎn)。利用卡諾圖化簡(jiǎn)將表達(dá)式化為最簡(jiǎn)表達(dá)式，如圖2-9。圖2-9 例2.4的卡諾圖(4) 畫出邏輯電路，如圖2-10(a)所示。 若要求用與非門，實(shí)現(xiàn)該設(shè)計(jì)電路的設(shè)計(jì)步驟如下：首先， 將化簡(jiǎn)后的與或邏輯表達(dá)式轉(zhuǎn)換為與非形式然后再畫出圖2-10(b)所示的用與非門實(shí)現(xiàn)的組合電路。圖2-10 例2.4的電路圖2.2.4 常用集成組合電路一、編碼器在數(shù)字系統(tǒng)中，把具有某種特定含義的信號(hào)(文字、數(shù)字、符號(hào))變成(二進(jìn)制)代碼的過程，稱為編碼。實(shí)現(xiàn)編碼操作的數(shù)字電路稱為編碼器。編碼器

46、的典型應(yīng)用如圖2-11所示。圖2-11 編碼器的典型應(yīng)用編碼器的分類如下：1. 二進(jìn)制編碼器當(dāng)編碼器滿足N=2n時(shí)(Nn)，稱其為二進(jìn)制編碼器。其中N為輸入信號(hào)的個(gè)數(shù)，n為輸出二進(jìn)制代碼的位數(shù)。二進(jìn)制編碼器框圖如圖2-12所示。圖2-12 二進(jìn)制編碼器框圖 例2.5 把 0，1，2，7 這八個(gè)數(shù)編成二進(jìn)制代碼。解 這是一個(gè)三位二進(jìn)制編碼(8-3線編碼)器，屬于根據(jù)要求設(shè)計(jì)電路。第一步：確定編碼矩陣(見圖2-13)和編碼表(見表2-7)。圖2-13 例2.5的編碼矩陣 第二步：由編碼表列出二進(jìn)制代碼每一位的邏輯表達(dá)式。A4+5+6+7B2+3+6+7C1+3+5+7第三步：依據(jù)表達(dá)式畫出用或門組

47、成的編碼電路，如圖2-14所示。圖2-14 例2.5的編碼電路2 非二進(jìn)制編碼器二-十進(jìn)制編碼器將十進(jìn)制數(shù)0、1、2、3、4、5、6、7、8、9 等10個(gè)數(shù)字編成二進(jìn)制代碼的電路叫做二-十進(jìn)制編碼器。它的輸入是代表09這10個(gè)數(shù)字的狀態(tài)信號(hào)，有效信號(hào)為1(即某信號(hào)為1時(shí)，則表示要對(duì)它進(jìn)行編碼)，輸出是相應(yīng)的BCD碼，因此也稱10-4線編碼器。它和二進(jìn)制編碼器特點(diǎn)一樣，任何時(shí)刻只允許輸入一個(gè)有效信號(hào)。例2.6 把09這10個(gè)數(shù)編成8421碼。解 這是一個(gè)非二進(jìn)制編碼器，屬二-十進(jìn)制編碼器。第一步：確定編碼矩陣和編碼表。10個(gè)數(shù)要用四位二進(jìn)制代碼表示，而四位二進(jìn)制數(shù)有16種狀態(tài)。從16種狀態(tài)中選取

48、10個(gè)狀態(tài)，方案很多。我們以8421BCD碼為例，其編碼矩陣和編碼表分別如圖2-15和表2-8所示。圖2-15 例2.6的編碼矩陣第二步：由編碼表列出各輸出函數(shù)的邏輯表達(dá)式。第三步：依據(jù)表達(dá)式畫出用與非門組成的編碼電路，如圖2-16所示。圖2-16 例2.6的編碼電路3. 優(yōu)先編碼器 優(yōu)先編碼器與普通編碼器不同，優(yōu)先編碼器允許輸入端有多個(gè)有效信號(hào)，電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬，常用于優(yōu)先中斷系統(tǒng)和鍵盤編碼。圖2-17 74LS148邏輯符號(hào) 圖2-18 16-4線優(yōu)先編碼器 二、譯碼器 譯碼是編碼的逆過程，即將每一組輸入二進(jìn)制代碼“翻譯”成為一個(gè)特定的輸

49、出信號(hào)。實(shí)現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。譯碼器的任務(wù)是要將輸入的數(shù)碼變換成所需的信號(hào)，廣泛應(yīng)用于各類電子顯示屏、計(jì)算機(jī)顯示器等設(shè)備上，其典型應(yīng)用如圖2-19所示。圖2-19 譯碼器的典型應(yīng)用電路1. 二進(jìn)制譯碼器將二進(jìn)制碼按其原意翻譯成相應(yīng)輸出信號(hào)的電路，稱為二進(jìn)制譯碼器。 圖2-20 2-4線譯碼器 圖2-21 3-8線譯碼器 圖2-22 74LS138電路圖和邏輯符號(hào)圖 圖2-23 4-16譯碼器連接圖2. 二-十進(jìn)制譯碼器二-十進(jìn)制譯碼器也稱BCD譯碼器，它的功能是將輸入的一位BCD碼(四位二元符號(hào))譯成10個(gè)高、低電平輸出信號(hào)，因此也叫4-10譯碼器。以8421BCD碼為例，由于它需

50、要四位二進(jìn)制代碼，且有16種狀態(tài)，故有六個(gè)多余狀態(tài)，化簡(jiǎn)時(shí)作為無關(guān)項(xiàng)考慮。8421BCD碼的譯碼矩陣如圖2-24所示，由圖2-24可得如下譯碼關(guān)系：8421BCD碼的譯碼電路如圖2-25所示。圖2-24 8421BCD碼譯碼矩陣 圖2-25 8421BCD碼譯碼電路3. 顯示譯碼器與二進(jìn)制譯碼器不同，顯示譯碼器是用來驅(qū)動(dòng)顯示器件，以顯示數(shù)字或字符的中規(guī)模集成電路。顯示譯碼器隨顯示器件的類型而異，與輝光數(shù)碼管相配的是BCD十進(jìn)制譯碼器，而常用的發(fā)光二極管(LED)數(shù)碼管、液晶數(shù)碼管、熒光數(shù)碼管等是由7個(gè)或8個(gè)字段構(gòu)成字形的，因而與之相配的有BCD七段或BCD八段顯示譯碼器?，F(xiàn)以驅(qū)動(dòng)LED數(shù)碼管的

51、BCD七段譯碼器為例，簡(jiǎn)介顯示譯碼原理。圖2-26 顯示譯碼器的組成框圖圖2-27 7段LED數(shù)碼管的外形圖和內(nèi)部發(fā)光二極管的共陰、共陽兩種接法的電路圖 圖2-28 顯示譯碼器輸入輸出方框圖 根據(jù)真值表我們可以得到各段的最簡(jiǎn)表達(dá)式。以a段為例，利用卡諾圖化簡(jiǎn)如圖 2-29所示。同理可得圖2-29 顯示譯碼器卡諾圖圖2-30 74LS48內(nèi)部電路圖例2.7 用譯碼器設(shè)計(jì)兩個(gè)一位二進(jìn)制數(shù)的全加器。解 所謂全加，是考慮低位來的進(jìn)位，將兩個(gè)一位二進(jìn)制數(shù)直接相加的運(yùn)算。把完成全加運(yùn)算的電路稱為全加器。由全加器真值表可得全加器輸出端表達(dá)式如下：根據(jù)定義列出全加器的真值表， 用3-8譯碼器組成全加器電路如圖

52、2-31所示。圖2-31 例2.7電路圖4. 集成譯碼器常用集成譯碼器見表2-13。三、加法器加法器是可進(jìn)行二進(jìn)制數(shù)加法運(yùn)算的電路。在現(xiàn)代的計(jì)算機(jī)系統(tǒng)中，加法器存在于算術(shù)邏輯單元(ALU)之中。圖2-32為加法器的功能示意圖。圖2-32 加法器的功能示意圖1. 半加器不考慮低位來的進(jìn)位的加法，稱為半加。半加器是只考慮兩個(gè)加數(shù)本身，而不考慮來自低位進(jìn)位的邏輯電路。半加器有兩個(gè)輸入端，分別為加數(shù)A和被加數(shù)B；輸出也有兩個(gè)，分別為和數(shù)S和向高位的進(jìn)位C, 其方框圖如圖2-33所示，真值表如表2-14 所示。 圖2-33 半加器方框圖 從真值表可得到函數(shù)表達(dá)式：其邏輯電路如圖2-34(a)所示，由異或

53、門和與門組成，圖2-34(b)為其邏輯符號(hào)圖。 圖2-34 半加器2. 全加器全加器是完成兩個(gè)二進(jìn)制數(shù)Ai和Bi及相鄰低位的進(jìn)位Ci-1相加的邏輯電路。它有三個(gè)輸入端和兩個(gè)輸出端，其方框圖如圖2-35所示，其中Ai和Bi分別是被加數(shù)和加數(shù)，Ci-1為相鄰低位的進(jìn)位，Si為本位的和，Ci為本位的進(jìn)位。全加器的真值表如表2-15所示。 圖2-35 全加器方框圖 由真值表寫出邏輯表達(dá)式：由Si、Ci邏輯表達(dá)式組成的邏輯電路如圖2-36(a)所示，圖2-36(b)、(c)分別為全加器的曾用符號(hào)和國(guó)際符號(hào)。為獲得由與或非門組成的邏輯電路，我們先求出 Si 和 Ci，然后求反即得與或非表達(dá)式。圖2-36

54、全加器圖2-37 與或非門構(gòu)成的全加器邏輯電路 3. 多位二進(jìn)制加法要實(shí)現(xiàn)兩個(gè)n位二進(jìn)制數(shù)相加時(shí)，可使用n位全加器，其進(jìn)位的方式有串行進(jìn)位和超前進(jìn)位兩種。圖2-38 4位串行進(jìn)位加法器 超前進(jìn)位加法器的設(shè)計(jì)思想是設(shè)法將低位進(jìn)位輸入信號(hào)Ci-1經(jīng)判斷直接送到輸出端以縮短中間傳輸路徑，提高工作速度。如可令這樣，只要Ai=Bi=1，或Ai和Bi有一個(gè)為1，Ci-1=1，則直接令Ci=1。常用的超前進(jìn)位加法器芯片有74LS283，它是一個(gè)4位二進(jìn)制的加法器，其邏輯符號(hào)和外引腳圖如圖2-39所示。圖2-39 74LS283邏輯符號(hào)和外引腳圖4. 加法器的應(yīng)用例2.8 試用全加器完成二進(jìn)制的乘法功能。解

55、以兩個(gè)二進(jìn)制數(shù)相乘為例。 乘法算式如下：C1為A1B0+A0B1的進(jìn)位位，P3=C2，C2為A1B1+C1的進(jìn)位位，按上述P0、P1、P2、P3的關(guān)系可構(gòu)成邏輯電路如圖2-40所示。圖2-40 例2.8圖例2.9 試采用四位全加器完成8421BCD碼到余3碼的轉(zhuǎn)換。解 由于8421BCD碼加0011即為余3碼，所以其轉(zhuǎn)換電路就是一個(gè)加法電路，如圖2-41所示。圖2-41 例2.9圖5. 集成加法器常用集成加法器見表2-16。四、數(shù)值比較器日常生活中，我們常見如圖2-42(a)所示的架盤天平，可用來測(cè)量物體的重量或比較兩個(gè)物體的重量大小。在數(shù)字系統(tǒng)中，數(shù)值比較器是對(duì)二進(jìn)制數(shù)A、進(jìn)行比較，以判斷其

56、大小的邏輯電路，簡(jiǎn)稱比較器，如圖2-42(b)所示。圖2-42 兩類比較器1. 一位數(shù)值比較器將兩個(gè)一位數(shù)A和B進(jìn)行大小比較，一般有三種可能：AB， AB和A=B。因此比較器應(yīng)有兩個(gè)輸入端：A和B；三個(gè)輸出端：FAB、FAB和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如表2-17所示。由真值表得出各輸出邏輯表達(dá)式為：一位數(shù)值比較器的邏輯電路如圖2-43所示。 圖2-43 一位數(shù)值比較器邏輯電路 2. 集成數(shù)值比較器國(guó)產(chǎn)集成數(shù)值比較器中，功能較強(qiáng)的是四位數(shù)值比較器，例如74LS85等。74LS85外部引腳排列圖如圖2-44所示，它的功能表如表2-18所示。圖2-44 7

57、4LS85外部引腳排列圖3. 集成比較器功能的擴(kuò)展串聯(lián)方式擴(kuò)展。例如，將兩片四位比較器擴(kuò)展為八位比較器?？梢詫善酒?lián)連接，即將低位芯片的輸出端FAB、FAB和FA=B分別去接高位芯片級(jí)聯(lián)輸入端的AB，AB 和AB，如圖2-45所示。 圖2-45 用串聯(lián)方式擴(kuò)展的八位比較器 并聯(lián)方式擴(kuò)展。當(dāng)比較的位數(shù)較多，且速度要求較快時(shí)，可采用并聯(lián)方式擴(kuò)展。例如，使用五片四位比較器擴(kuò)展為十六位比較器，可按圖2-46連接。 圖2-46 用并聯(lián)方式擴(kuò)展的八位比較器五、數(shù)據(jù)分配器數(shù)據(jù)分配器是將一路輸入變?yōu)槎嗦份敵龅倪壿嬰娐?，又稱為多路分配器(其邏輯符號(hào)見圖2-47(a)，其功能相當(dāng)于單刀多位開關(guān)，示意圖如圖2

58、-47(b)所示。 圖2-47 數(shù)據(jù)分配器圖2-48 74LS138用做數(shù)據(jù)分配器六、數(shù)據(jù)選擇器數(shù)據(jù)選擇器，即從一組輸入數(shù)據(jù)選出其中需要的一個(gè)數(shù)據(jù)作為輸出的過程叫做數(shù)據(jù)選擇，具有數(shù)據(jù)選擇功能的電路稱為數(shù)據(jù)選擇器。其示意圖如圖2-49所示。 圖2-49 數(shù)據(jù)選擇器示意圖1. 4選1數(shù)據(jù)選擇器4選1數(shù)據(jù)選擇器有四個(gè)數(shù)據(jù)輸入端(D3、D2、D1、D0)和兩個(gè)地址輸入端(A1、A0)，一個(gè)數(shù)據(jù)輸出端(F)，另外附加一個(gè)使能(選通)端(E)。 圖2-50(a)所示為4選1數(shù)據(jù)選擇器邏輯符號(hào)圖，圖2-50(b)為4選1數(shù)據(jù)選擇器內(nèi)部電路圖。根據(jù)4選1數(shù)據(jù)選擇器的內(nèi)部電路圖，可寫出其輸出邏輯函數(shù)表達(dá)式，即使

59、能信號(hào)低電平有效，可得4選1數(shù)據(jù)選擇器功能表，如表2-19所示。圖2-50 4選1數(shù)據(jù)選擇器2. 集成8選1數(shù)據(jù)選擇器74LS151是具有8選1邏輯功能的TTL集成數(shù)據(jù)選擇器，按要求從八路數(shù)據(jù)輸入選擇一路數(shù)據(jù)進(jìn)行輸出，74LS151的功能表如表2-20所示。3. 數(shù)據(jù)選擇器的應(yīng)用例2.10 使用使能端進(jìn)行功能擴(kuò)展。將4選1數(shù)據(jù)選擇器擴(kuò)展為8選1數(shù)據(jù)選擇器。解 用二片4選1和一個(gè)非門、一個(gè)或門即可。如圖2-51所示，第三個(gè)地址端A2直接接到()片的使能端，通過非門接到()片的使能端。當(dāng)A20 時(shí)，()選中，()禁止，F(xiàn)輸出為F1，即從D0D3中選一路輸出；當(dāng)A21時(shí)，()禁止，()選中，F(xiàn)輸出為

60、F2， 即從D4D7中選一路輸出，具體過程見表2-22。圖2-51 例2.10圖(1) 代數(shù)法：由4選1數(shù)據(jù)選擇器的輸出公式例2.11 試用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)：解 把邏輯函數(shù)變換成最小項(xiàng)表達(dá)式：8選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)式為將式中A2、A1、A0用A、B、C來代替，當(dāng)D0D1D3D61，D2D4D5D70 時(shí)產(chǎn)生該邏輯函數(shù)，其邏輯圖如圖2-52所示。圖2-52 例2.11的邏輯圖(2) 卡諾圖法：首先選定地址變量，然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；然后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。例2.12 用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：解 選地址A1