SOPC嵌入式系統(tǒng)基礎(chǔ)教程：第4章 Nios II外圍設(shè)備

1、第4章 Nios II 外圍設(shè)備-SOPC嵌入式系統(tǒng)基礎(chǔ)教程北京航空航天大學(xué)出版社出版周立功 等編著本章介紹了Nios II處理器常用外圍設(shè)備(Peripherals)內(nèi)核的特點(diǎn)、配置以及軟件編程，供讀者在使用這些外設(shè)定制Nios II系統(tǒng)時(shí)查閱。這些外設(shè)都是以IP核的形式提供給用戶的,用戶可以根據(jù)實(shí)際需要把這些IP核集成到Nios II系統(tǒng)中去。主要介紹：硬件結(jié)構(gòu)；內(nèi)核的特性核接口；SOPC Builder中各內(nèi)核的配置選項(xiàng)；軟件編程。主要內(nèi)容第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5

2、 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.1 并行輸入/輸出內(nèi)核并行輸入/輸

3、出內(nèi)核(PIO內(nèi)核)提供Avalon從控制器端口和通用I/O口間的存儲(chǔ)器映射接口。PIO內(nèi)核提供簡(jiǎn)單的I/O訪問用戶邏輯或外部設(shè)備，例如：控制LED讀取開關(guān)量控制顯示設(shè)備配置并且與片外設(shè)備通信說明：SOPC Builder中提供了PIO內(nèi)核，可以很容易將PIO內(nèi)核集成到SOPC Builder生成的系統(tǒng)中。通用I/O端口既連接到片內(nèi)邏輯又連接到外部設(shè)備的FPGA I/O管腳。4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核簡(jiǎn)介最多32個(gè)I/O端口CPU內(nèi)核PIO內(nèi)核寄存器Nios II 系統(tǒng)PIO內(nèi)核Pio31Pio30Pio29Pio3Pio2Pio1Pio0Pio7Pio6Pio5Pio4Pio3Pi

4、o2Pio1Pio0PIO內(nèi)核端口數(shù)可設(shè)置每個(gè)Avalon接口的PIO內(nèi)核可提供32個(gè)I/O端口且端口數(shù)可設(shè)置，用戶可以添加一個(gè)或多個(gè)PIO內(nèi)核。CPU通過I/O寄存器控制I/O端口的行為。I/O口可以配置為輸入、輸出和三態(tài)，還可以用來檢測(cè)電平事件和邊沿事件。CPU通過寄存器控制I/O端口行為PIO內(nèi)核結(jié)構(gòu)框圖4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核寄存器描述偏移量寄存器名稱R/W(n-1)2100數(shù)據(jù)寄存器讀訪問R讀入輸入引腳上的邏輯電平值寫訪問W向PIO輸出口寫入新值1方向寄存器R/W控制每個(gè)I/O口的輸入輸出方向。0：輸入；1：輸出。2中斷屏蔽寄存器 R/W使能或禁止每個(gè)輸入端口的IRQ。1

5、：中斷使能；0：禁止中斷。3邊沿捕獲寄存器 R/W當(dāng)邊沿事件發(fā)生時(shí)對(duì)應(yīng)位置1。注： 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效。 寫任意值到邊沿捕獲寄存器將清除所有位為0。 “ 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效?！?.1 并行輸入/輸出內(nèi)核雙擊 PIO內(nèi)核配置選項(xiàng)4.1 并行輸入/輸出內(nèi)核 PIO內(nèi)核配置選項(xiàng)Basic Settings 選項(xiàng)卡I/O口寬度：可設(shè)置為132的任何整數(shù)值。Direction中文描述Bidirectional(tri-state) ports雙向(三

6、態(tài))端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output ports輸入和輸出端口4.1 并行輸入/輸出內(nèi)核 PIO內(nèi)核配置選項(xiàng)Basic Settings 選項(xiàng)卡Direction中文描述Bidirectional(tri-state) ports雙向(三態(tài))端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output ports輸入和輸出端口4.1 并行輸入/輸出內(nèi)核 PIO內(nèi)核配置選項(xiàng)Input Options 選項(xiàng)卡邊沿捕獲寄存

7、器中斷寄存器Rising Edge：上升沿Falling Edge：下降沿Either Edge： 上升或下降沿Level：輸入為高電平且中斷使能，則PIO內(nèi)核產(chǎn)生一個(gè)IRQ。Edge：邊沿捕獲寄存器相應(yīng)位為1且中斷使能，則PIO內(nèi)核產(chǎn)生一個(gè)IRQ。說明：當(dāng)指定類型的邊沿在輸入端口出現(xiàn)時(shí)，邊沿捕獲寄存器對(duì)應(yīng)位置1。說明：中斷只有高電平中斷，如果希望低電平時(shí)中斷，則需在該I/O輸入引腳前加一個(gè)“非”門。4.1 并行輸入/輸出內(nèi)核 PIO內(nèi)核配置選項(xiàng)Simulation 選項(xiàng)卡當(dāng)需要對(duì)外進(jìn)行仿真時(shí)，要設(shè)置simulation選項(xiàng)卡。4.1 并行輸入/輸出內(nèi)核軟件編程PIO內(nèi)核提供了對(duì)硬件進(jìn)行寄存器

8、級(jí)訪問的文件。Altera_avalon_pio_regs.h該文件定義了內(nèi)核的寄存器映射并提供硬件設(shè)備訪問宏定義?？赏ㄟ^閱讀上述文件以熟悉PIO設(shè)備的軟件訪問方法，但不應(yīng)該修改文件。第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.2 SDRAM控制器內(nèi)核SDRAM控制器內(nèi)核概述SDRA

9、M控制器內(nèi)核提供一個(gè)連接片外SDRAM芯片的Avalon接口，并可以同時(shí)連接多個(gè)SDRAM芯片。SDRAM控制器內(nèi)核具有不同數(shù)據(jù)寬度(8、16、32或64位)、不同內(nèi)存容量和多片選擇等設(shè)置。SDRAM控制器不支持禁能的時(shí)鐘模式。SDRAM控制器使cke引腳永久地有效。4.2 SDRAM控制器內(nèi)核SDRAM控制器內(nèi)核概述PPL(片內(nèi)鎖相環(huán))：通常用于調(diào)整SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差。Avalon三態(tài)橋：SDRAM控制器可與現(xiàn)有三態(tài)橋共用引腳，這用能減少I/O引腳使用，但將降低性能。 fMAX(最高時(shí)鐘頻率)：目標(biāo)FPGA的系列和整個(gè)硬件設(shè)計(jì)都會(huì)影響硬件設(shè)計(jì)可實(shí)現(xiàn)的最高時(shí)鐘頻率

10、。4.2 SDRAM控制器內(nèi)核 SDRAM內(nèi)核配置選項(xiàng)可直接選擇預(yù)定義的SDRAM芯片型號(hào)，對(duì)話框?qū)⒆詣?dòng)改變下面兩個(gè)選項(xiàng)卡的值來匹配指定配置。Memory Profile ：用于指定SDRAM的結(jié)構(gòu)。4.2 SDRAM控制器內(nèi)核數(shù)據(jù)寬度 允許值：8、16、32、64 默認(rèn)值：32 描述：該值確定dq總線(數(shù)據(jù))和dqm總線(字節(jié)使能)的寬度。具體數(shù)值請(qǐng)查閱SDRAM數(shù)據(jù)手冊(cè)。4.2 SDRAM控制器內(nèi)核結(jié)構(gòu)設(shè)置片選 允許值：1、2、4、8 默認(rèn)值：1 描述：獨(dú)立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。通過使用多個(gè)片選信號(hào)，SDRAM控制器可組合多個(gè)SDRAM芯片為一個(gè)存儲(chǔ)器子系統(tǒng)。4.2 SDRA

11、M控制器內(nèi)核結(jié)構(gòu)設(shè)置區(qū) 允許值：2、4 默認(rèn)值：4 描述：區(qū)的數(shù)目,該值確定連接到SDRAM的ba總線（區(qū)地址）寬度。具體數(shù)值請(qǐng)查閱SDRAM數(shù)據(jù)手冊(cè)。4.2 SDRAM控制器內(nèi)核地址寬度設(shè)計(jì)行 允許值：11、12、13、14 默認(rèn)值：12 描述：行地址位的數(shù)目。該值確定addr總線的寬度。具體數(shù)值請(qǐng)查閱SDRAM數(shù)據(jù)手冊(cè)。4.2 SDRAM控制器內(nèi)核地址寬度設(shè)計(jì)列 允許值：=8，且小于行的值 默認(rèn)值：8 描述：列地址位的數(shù)目。例如，SDRAM排列為4096行、512(29)列，所以列的值為9。具體數(shù)值請(qǐng)查閱SDRAM數(shù)據(jù)手冊(cè)。4.2 SDRAM控制器內(nèi)核通過三態(tài)橋共用管腳允許值：是、否默認(rèn)值

12、：否 描述：當(dāng)設(shè)為No時(shí)，所有管腳都專用于SDRAM芯片。當(dāng)設(shè)為Yes時(shí)，addr,dq和dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。4.2 SDRAM控制器內(nèi)核包括系統(tǒng)測(cè)試臺(tái)的功能存儲(chǔ)模塊允許值：是、否默認(rèn)值：是 描述：當(dāng)打開選項(xiàng)時(shí)，SOPC Builder創(chuàng)建SDRAM芯片的功能仿真模型。該默認(rèn)的存儲(chǔ)器模型加速創(chuàng)建的過程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。4.2 SDRAM控制器內(nèi)核 SDRAM內(nèi)核配置選項(xiàng)Timing ：根據(jù)在SDRAM芯片數(shù)據(jù)手冊(cè)中提供的參數(shù)來設(shè)置芯片的時(shí)序規(guī)范4.2 SDRAM控制器內(nèi)核CAS等待時(shí)間允許值：1、2、3默認(rèn)值：3 描述：從讀命令到數(shù)據(jù)輸出的等待時(shí)間（以時(shí)鐘周期計(jì)算

13、）。4.2 SDRAM控制器內(nèi)核初始化刷新周期允許值：1-8默認(rèn)值：2 描述：復(fù)位后，該值指定SDRAM控制器將執(zhí)行多少個(gè)刷新周期作為初始化序列的一部分。4.2 SDRAM控制器內(nèi)核每隔一段時(shí)間執(zhí)行一個(gè)刷新命令允許值：-默認(rèn)值：15.625us 描述：該值指定SDRAM控制器多久刷新一次SDRAM。典型的SDRAM每64ms需要4,096刷新命令，通過每64ms/4,096=15.625us執(zhí)行一個(gè)刷新命令來符合這個(gè)要求。4.2 SDRAM控制器內(nèi)核在初始化前、上電后延時(shí)允許值：-默認(rèn)值：100us 描述：從穩(wěn)定的時(shí)鐘和電源到SDRAM初始化的延時(shí)。4.2 SDRAM控制器內(nèi)核刷新命令(t_r

14、fc)的持續(xù)時(shí)間允許值：-默認(rèn)值：70ns 描述：自動(dòng)刷新周期。4.2 SDRAM控制器內(nèi)核預(yù)充電命令(t_rp)的持續(xù)時(shí)間允許值：-默認(rèn)值：20ns 描述：預(yù)充電命令周期。4.2 SDRAM控制器內(nèi)核ACTIVE到READ或WRITE延時(shí)允許值：-默認(rèn)值：20ns 描述：ACTIVE到READ或WRITE延時(shí)。4.2 SDRAM控制器內(nèi)核訪問時(shí)間(t_ac)允許值：-默認(rèn)值：5.5ns 描述：時(shí)鐘邊沿的訪問時(shí)間。該值由CAS的等待時(shí)間決定。4.2 SDRAM控制器內(nèi)核寫恢復(fù)時(shí)間(t_wr,無自動(dòng)預(yù)充電)允許值：-默認(rèn)值：14ns 描述：如果執(zhí)行了明確的預(yù)充電命令，寫恢復(fù)。該SDRAM控制器總

15、是執(zhí)行明確的預(yù)充電命令。4.2 SDRAM控制器內(nèi)核軟件編程當(dāng)通過Avalon接口訪問時(shí)，SDRAM控制器操作起來像簡(jiǎn)單的SRAM存儲(chǔ)器，沒有可配置的軟件設(shè)置，沒有存儲(chǔ)器映射的寄存器。處理器訪問SDRAM控制器不需要軟件驅(qū)動(dòng)程序。4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用一個(gè)帶32位數(shù)據(jù)總線的128Mbit SDRAM芯片4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用兩個(gè)帶16位數(shù)據(jù)總線的64Mbit SDRAM芯片4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用兩個(gè)帶32位數(shù)據(jù)總線的128Mbit SDRAM芯片第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI

16、(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.3 CFI控制器內(nèi)核CFI控制器內(nèi)核綜述對(duì)于Nios II處理器，Altera為CFI控制器提供硬件抽象層(HAL)驅(qū)動(dòng)程序。驅(qū)動(dòng)程序提供了遵循CFI接口規(guī)范的Flash存儲(chǔ)器的通用訪問函數(shù)。因此，用戶不需要寫任何代碼就可以訪問遵循CFI接口規(guī)范的Flash器件。4.3 CFI控制器內(nèi)核CFI控制器內(nèi)核綜述CFI控制器框圖4.3

17、 CFI控制器內(nèi)核 CFI控制器內(nèi)核設(shè)置CFI控制器框圖Attributes ：用于完成Presets、size和 Board Info這3個(gè)選項(xiàng)的設(shè)定。Presets ：選擇預(yù)設(shè)好的CFI Flash。Size ：地址寬度：Flash地址總線寬度。數(shù)據(jù)寬度：Flash數(shù)據(jù)總線寬度。Board Info ：用于映射CFI控制器目標(biāo)系統(tǒng)板元件的已知芯片。4.3 CFI控制器內(nèi)核 CFI控制器內(nèi)核設(shè)置CFI控制器框圖Timing：用于完成時(shí)序設(shè)置，包括建立時(shí)間、等待周期、保持時(shí)間等。Setup：chipselect有效后，read或write信號(hào)有效前所需的時(shí)間。Wait：每次數(shù)據(jù)傳輸過程中，re

18、ad或write信號(hào)需要保持的時(shí)間。Hold：write信號(hào)無效后，chipselect信號(hào)無效前所需要的時(shí)間。Units：用于Setup、Wait和Hold值的時(shí)間單位，可以是ns、us、ms和時(shí)鐘周期。軟件編程Avalon主控制器可以直接讀Flash芯片。對(duì)于Nios II處理器用戶，Altera提供HAL系統(tǒng)庫驅(qū)動(dòng)程序和API函數(shù)來支持對(duì)Flash存儲(chǔ)器的擦除和寫操作。4.3 CFI控制器內(nèi)核第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG

19、_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.4 EPCS控制器內(nèi)核EPCS控制器內(nèi)核綜述Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存儲(chǔ)程序代碼、非易失性程序數(shù)據(jù)和FPGA配置數(shù)據(jù)。帶Avalon接口的EPCS設(shè)備控制器內(nèi)核（“EPCS控制器”）允許NiosII系統(tǒng)訪問Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象層(HAL)系統(tǒng)庫的驅(qū)動(dòng)程序，允許用戶使用HAL應(yīng)用程序接口(API)來讀取和編寫EPCS器件。4.4 E

20、PCS控制器內(nèi)核EPCS控制器內(nèi)核綜述EPCS控制器可用于：在EPCS器件中存儲(chǔ)程序代碼。存儲(chǔ)非易失性數(shù)據(jù)。管理FPGA配置數(shù)據(jù)。4.4 EPCS控制器內(nèi)核EPCS控制器內(nèi)核綜述EPCS控制器結(jié)構(gòu)框圖Boot-LoaderROMEPCS控制器配置存儲(chǔ)空間通用存儲(chǔ)空間EPCS配置器件Avalon總線NiosIICPU片內(nèi)外設(shè)Altera FPGA存儲(chǔ)FPGA配置數(shù)據(jù)剩余空間可用于存儲(chǔ)用戶非易失性數(shù)據(jù)。1KB的片內(nèi)存儲(chǔ)器4.4 EPCS控制器內(nèi)核軟件編程Altera提供的HAL Flash設(shè)備驅(qū)動(dòng)程序已經(jīng)完全屏蔽了Flash的硬件訪問細(xì)節(jié)，訪問EPCS Flash的軟件編程和訪問CFI Flash

21、的軟件編程完全一樣。EPCS控制器提供了硬件的底層接口和HAL驅(qū)動(dòng)程序。4.4 EPCS控制器內(nèi)核軟件編程定義集成到HAL系統(tǒng)庫所需的驅(qū)動(dòng)程序的頭文件和源文件。Altera_avalon_epcs_flash_controller.h通過直接控制EPCS設(shè)備來進(jìn)行讀寫操作的頭文件和源文件。Altera_avalon_epcs_flash_controller.cepcs_commands.hepcs_commands.c第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UAR

22、T內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器是掛載在Avanlon總線上的32位定時(shí)器，特性如下：兩種計(jì)數(shù)模式：?jiǎn)未螠p1和連續(xù)減1計(jì)數(shù)模式定時(shí)器到達(dá)0時(shí)產(chǎn)生中斷請(qǐng)求(IRQ)；可選擇設(shè)定為看門狗定時(shí)器，計(jì)算到達(dá)0時(shí)復(fù)位系統(tǒng)；可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá)0時(shí)輸出脈沖；可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器；可由軟件使能或屏蔽定時(shí)器中斷。4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述EPCS控制器結(jié)構(gòu)框圖StatusControlPeri

23、odhPeriodlSnaphSnapl控制邏輯計(jì)數(shù)器寄存器文件Timeout pulseIRQReset數(shù)據(jù)總線地址總線（看門狗）Avanlon總線從機(jī)接口到內(nèi)核邏輯4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器可進(jìn)行的基本操作如下所述：Avalon主控制器通過對(duì)控制寄存器執(zhí)行不同的寫操作來控制：?jiǎn)?dòng)和停止定時(shí)器使能/禁能IRQ指定單次減1計(jì)數(shù)或連續(xù)減1計(jì)數(shù)模式處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息。處理器可通過寫數(shù)據(jù)到periodl和periodh寄存器來設(shè)定定時(shí)器周期。4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器可進(jìn)行的基本操作如下所述：內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到0，立即從周期寄存器開始重新裝載。處理器可

24、以通過寫snapl或snaph獲取計(jì)數(shù)器的當(dāng)前值。當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá)0時(shí)：如果IRQ被使能，則產(chǎn)生一個(gè)IRQ（可選的）脈沖發(fā)生器輸出有效持續(xù)一個(gè)時(shí)鐘周期（可選的）看門狗輸出復(fù)位系統(tǒng)4.5 定時(shí)器內(nèi)核定時(shí)器寄存器描述偏移量名稱R/W位描述15432100statusRW*RUNTO1controlRW*STOPSTARTCONTITO2periodlRW超時(shí)周期1（位15.0）3periodhRW超時(shí)周期1（位31.16）4snaplRW計(jì)數(shù)器快照（位15.0）5snaphRW計(jì)數(shù)器快照（位31.16）EPCS控制器結(jié)構(gòu)框圖RUNTOSTOPSTARTCONTITOperiodlPeriodhsn

25、aplsnaph注：*表示該位保留，讀取值未定義。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Initial perod：用于預(yù)設(shè)硬件生成后的定時(shí)器周期，即perodl和periodh寄存器的值。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Preset Configurations：可選擇的預(yù)定義的硬件配置。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Writeable perod： 使能：主控制器可通過寫period而改變向下計(jì)數(shù)周期。 禁能：向下計(jì)數(shù)周期由Timeout Period確定，且period寄存器不在硬件中存在。Readable snapshot：

26、 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。 禁能：計(jì)數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或IRQ信號(hào)來檢測(cè)。Snap寄存器不在硬件中存在。Start/Stop control bits： 使能：主控制可通過寫START和STOP位來啟動(dòng)和停止定時(shí)器。 禁能：定時(shí)器連續(xù)運(yùn)行。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Timeout pulse： 使能：定時(shí)器到0時(shí)，timeout_pulse輸出一個(gè)時(shí)鐘周期的高電平。 禁能：timeout_out信號(hào)不存在。System reset on timeout： 使能： 定時(shí)器到0時(shí)， resetrequest信號(hào)輸出一個(gè)時(shí)鐘周期的高電平使系統(tǒng)復(fù)位。

27、禁能： resetrequest信號(hào)不存在。4.5 定時(shí)器內(nèi)核軟件編程Altera為NiosII處理器用戶提供硬件抽象層(HAL)系統(tǒng)庫驅(qū)動(dòng)程序，允許用戶使用HAL應(yīng)用程序接口(API)函數(shù)來訪問定時(shí)器內(nèi)核。HAL系統(tǒng)庫支持系統(tǒng)時(shí)鐘驅(qū)動(dòng)程序時(shí)間標(biāo)記驅(qū)動(dòng)程序軟件文件第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 S

28、ystem ID內(nèi)核4.6 UART內(nèi)核UART內(nèi)核綜述UART內(nèi)核（通用異步接收器/發(fā)送器內(nèi)核）執(zhí)行RS-232協(xié)議時(shí)序，并提供可調(diào)整的波特率。用戶可配置奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的RTS/CTS流控制信號(hào)。內(nèi)核提供一個(gè)簡(jiǎn)單的Avalon從控制器接口，該接口允許Avalon主控制器（例如NiosII處理器）通過讀寫寄存器與UART內(nèi)核進(jìn)行通訊。4.6 UART內(nèi)核UART內(nèi)核綜述UART內(nèi)核的結(jié)構(gòu)框圖4.6 UART內(nèi)核UART內(nèi)核綜述RS-232接口發(fā)送邏輯接收邏輯波特率生成4.6 UART內(nèi)核UART內(nèi)核的寄存器描述偏移量寄存器名稱R/W描述/寄存器位1513121110987

29、65432100接收數(shù)據(jù)(rxdata)RO接收數(shù)據(jù)1發(fā)送數(shù)據(jù)(txdata)WO發(fā)送數(shù)據(jù)2狀態(tài)(status) RWeopctsdctserrdytrdytmttoeroebrkfepe3控制(control)RWieoprtsidctstrbkieirrdyitrdyitmtitoeiroeibrkifeipe4除數(shù)(divisor) RW波特率除數(shù)5數(shù)據(jù)包結(jié)束符(endopacket) RW數(shù)據(jù)包結(jié)束符值UART內(nèi)核寄存器映射發(fā)送數(shù)據(jù)(txdata)接收數(shù)據(jù)(rxdata)狀態(tài)(status)控制(control)除數(shù)(divisor) 數(shù)據(jù)包結(jié)束符(endopacket) 4.6 UA

30、RT內(nèi)核 UART內(nèi)核配置頁Baud Rate：波特率設(shè)置數(shù)據(jù)位設(shè)置流控制流數(shù)據(jù)控制4.6 UART內(nèi)核軟件編程HAL系統(tǒng)支持驅(qū)動(dòng)程序選項(xiàng)Ioctl()操作軟件文件第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.7 JTAG_UART內(nèi)核JTAG_UART內(nèi)核綜述JTAG UART內(nèi)核通

31、過Avalon從控制器接口連接到Avalon總線。JTAG UART內(nèi)核包含2個(gè)32位寄存器（數(shù)據(jù)和控制），它們可通過Avalon從控制器端口進(jìn)行存取。Avalon主控制器訪問寄存器來控制內(nèi)核并在JTAG連接上傳輸數(shù)據(jù)。JTAG UART內(nèi)核提供高電平有效的中斷輸出，該輸出在讀FIFO幾乎為滿或?qū)慒IFO幾乎為空時(shí)申請(qǐng)一個(gè)中斷。有讀寫FIFO也是JTAG UART內(nèi)核與UART內(nèi)核的不同點(diǎn)之一。FIFO可以改善JTAG連接的帶寬。FIFO深度可由用戶設(shè)置。4.7 JTAG_UART內(nèi)核JTAG_UART內(nèi)核綜述UART內(nèi)核寄存器映射4.7 JTAG_UART內(nèi)核JTAG_UART的寄存器描述偏

32、移量寄存器名稱R/W位描述3116151411109872100數(shù)據(jù)RWRAVAILRVALID保留DATA1控制RWWSPACE保留ACWIRI保留WRUART內(nèi)核寄存器映射數(shù)據(jù)控制4.7 JTAG_UART內(nèi)核 JTAG-UART配置選項(xiàng)卡JATG_UART配置選項(xiàng)卡Write FIFO：寫FIFO設(shè)置Read FIFO：讀FIFO設(shè)置4.8 SPI內(nèi)核SPI內(nèi)核綜述SPI內(nèi)核框圖SPI發(fā)送邏輯SPI接收邏輯4.8 SPI內(nèi)核SPI內(nèi)核綜述SPI內(nèi)核框圖主控制器模式端口配置名稱方向描述MOSI輸出輸出數(shù)據(jù)到從控制器MISO輸入從控制器輸入數(shù)據(jù)sclk輸出所有從控制器的同步時(shí)鐘ss_nM輸出

33、從控制器選擇信號(hào)，其中M為0到15之間的數(shù)。4.8 SPI內(nèi)核SPI內(nèi)核綜述SPI內(nèi)核框圖從控制器模式端口配置名稱方向描述MOSI輸入從主控制器輸入數(shù)據(jù)MISO輸出輸出數(shù)據(jù)到主控制器sclk輸入同步時(shí)鐘ss_nM輸入選擇信號(hào)4.8 SPI內(nèi)核SPI內(nèi)核的寄存器描述UART內(nèi)核寄存器映射內(nèi)部地址寄存器名稱1511109876543200rxdata接收數(shù)據(jù) (n-1.0)1txdat發(fā)送數(shù)據(jù) (n-1.0)2statusERRDYTRDYTMTTOEROE3controlsso IEIRRDYITRDYITOEIROE4保留5slaveselect從控制器選擇屏蔽txdatstatuscontr

34、ol保留slaveselectrxdata接收數(shù)據(jù)寄存器發(fā)送數(shù)據(jù)寄存器狀態(tài)寄存器控制寄存器從控制器選擇寄存器4.8 SPI內(nèi)核 SPI配置選項(xiàng)卡SPI配置選項(xiàng)卡Master&Slave：主控制器/從控制器設(shè)置Generate Select Signals：通用選擇信號(hào)SPI Clock Rate：SPI時(shí)鐘率Specify Delay：指定延時(shí)Data Register：數(shù)據(jù)寄存器設(shè)置Timing：時(shí)序設(shè)置Waveforms：波形顯示4.8 SPI內(nèi)核軟件編程Altera提供一個(gè)訪問SPI的函數(shù)alt_avalon_spi_command(),該函數(shù)為配置生成主控制器的SPI內(nèi)核提供通用訪問。

35、第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.9 DMA內(nèi)核DMA內(nèi)核綜述帶Avalon接口的直接存儲(chǔ)器存取控制器（DMA控制器）替代Avalon主控制器執(zhí)行儲(chǔ)存器對(duì)儲(chǔ)存器或者儲(chǔ)存器與IO設(shè)備間的批量數(shù)據(jù)傳輸。當(dāng)DMA控制器執(zhí)行數(shù)據(jù)傳輸任務(wù)時(shí)，主控制器可自由執(zhí)行其它并行的任務(wù)。4.9

36、DMA內(nèi)核DMA內(nèi)核綜述DMA控制器結(jié)構(gòu)框圖4.9 DMA內(nèi)核DMA寄存器描述偏移量寄存器名稱讀/寫31111098765432100狀態(tài) RW(2)LENWEOPREOPBUSYDONE1源地址RW讀取數(shù)據(jù)的起始地址2目的地址RW數(shù)據(jù)寫入的起始地址3長(zhǎng)度RWDMA傳輸長(zhǎng)度（以字節(jié)為單位）4-保留(3)5-保留(3)6控制RW(2)(4)(5)WCONRCONLEENWEENREENI_ENGOWORDHWBYTE7-保留(3)DMA控制器結(jié)構(gòu)框圖源地址目的地址長(zhǎng)度控制狀態(tài)4.9 DMA內(nèi)核 DMA配置選項(xiàng)卡SPI配置選項(xiàng)卡Transfer Size:DMA長(zhǎng)度寄存器的寬度Burst Tran

37、sactions：允許突發(fā)傳輸FIFO Implementation：FIFO的構(gòu)成4.9 DMA內(nèi)核 DMA配置選項(xiàng)卡SPI配置選項(xiàng)卡高級(jí)選項(xiàng)4.9 DMA內(nèi)核軟件編程Ioctl()操作軟件文件第4章 目錄4.1 并行輸入/輸出(PIO)內(nèi)核4.2 SDRAM控制器內(nèi)核4.3 CFI(通用Flash)控制器內(nèi)核4.4 EPCS控制器內(nèi)核4.5 定時(shí)器內(nèi)核4.6 UART內(nèi)核4.7 JTAG_UART內(nèi)核4.8 SPI內(nèi)核4.9 DMA內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核4.11 帶Avalon接口的郵箱內(nèi)核4.12 System ID內(nèi)核4.10 帶Avalon接口的互斥內(nèi)核互斥內(nèi)核描

38、述偏移量寄存器名稱R/W位描述311615100mutexRWOWNERVALUE1resetRW-RESET互斥內(nèi)核描述4.10帶Avalon接口的互斥內(nèi)核互斥內(nèi)核配置選項(xiàng)硬件設(shè)計(jì)者可利用互斥內(nèi)核的SOPC Builder配置向?qū)碓O(shè)定內(nèi)核的硬件特性。配置向?qū)峁┝艘韵略O(shè)置：Initial Value復(fù)位后VALUE字段的初始值。如果Initial Value設(shè)置成非零值，還必須設(shè)定Initial Owner。Initial Owner復(fù)位后OWNER字段的初始值。當(dāng)Initial Owner被設(shè)定時(shí)，此時(shí)的互斥體擁有者必須在互斥體被其它擁有者占用之前將互斥體釋放。4.10帶Avalon接口

39、的互斥內(nèi)核軟件編程對(duì)于Nios處理器用戶，Altera提供了可用來訪問互斥內(nèi)核硬件的驅(qū)動(dòng)程序，利用驅(qū)動(dòng)程序可以直接對(duì)低層的硬件進(jìn)行操作?；コ鈨?nèi)核不能通過HAL API或ANSIC標(biāo)準(zhǔn)庫來訪問。在Nios處理器系統(tǒng)中，處理器通過將它的cpuid控制寄存器的值寫入mutex寄存器的OWNER字段來鎖定互斥體。Altera為互斥內(nèi)核提供下列驅(qū)動(dòng)程序文件：altera_avalon_mutex_regs.haltera_avalon_mutex.haltera_avalon_mutex.c4.10帶Avalon接口的互斥內(nèi)核軟件編程函數(shù)名稱描述altera_avalon_mutex_open( )獲取

40、互斥體的句柄，使所有其它函數(shù)可訪問互斥內(nèi)核。altera_avalon_mutex_trylock( )嘗試鎖定互斥體。如果該函數(shù)不能鎖定互斥體，則立即返回。altera_avalon_mutex_lock( )鎖定互斥體。直至該函數(shù)成功得到互斥體才返回altera_avalon_mutex_unlock( )解除鎖定互斥體。altera_avalon_mutex_is_mine( )確定該CPU是否具有互斥體。altera_avalon_mutex_first_lock( )復(fù)位后測(cè)試互斥體是否已被釋放。硬件互斥體函數(shù)4.11 帶Avalon接口的郵箱內(nèi)核郵箱內(nèi)核配置選項(xiàng)More Settings選項(xiàng)卡提供以下選項(xiàng)：Memory module指定哪個(gè)存儲(chǔ)器用作郵箱緩沖區(qū)。如果所需的共享存儲(chǔ)器沒有包含Memory module列表，那么存儲(chǔ)器在系統(tǒng)中不能正確連接。Shared Mailbox Memory Offset指定存儲(chǔ)器中的偏移量。郵箱消息緩沖區(qū)從該偏移量處開始。4.11 帶Avalon接口的郵箱內(nèi)核郵箱內(nèi)核配置選項(xiàng)More Settings選項(xiàng)卡提供以下選項(xiàng)：Mailbox Size (bytes)指定用于郵箱消息緩沖區(qū)的字節(jié)數(shù)。Altera提供的NiosII驅(qū)動(dòng)程序軟件使用8