數(shù)字電路第3章課件

1、3.1組合邏輯電路的基本概念數(shù)字邏輯電路是由基本邏輯門電路按照需要實(shí)現(xiàn)的邏輯功能拼裝組合而成。它們往往具有多個(gè)輸入和輸出端，而且輸入和輸出之間的邏輯關(guān)系不再像邏輯門電路那樣簡(jiǎn)單直接，而需要借助邏輯代數(shù)進(jìn)行分析和設(shè)計(jì)。數(shù)字邏輯電路根據(jù)輸入和輸出的關(guān)系(即輸出是否反饋到輸入端)，可以分為無記憶功能的組合邏輯電路和有記憶功能的時(shí)序邏輯電路。1.組合邏輯電路組合邏輯電路的特點(diǎn)是：邏輯電路中輸出信號(hào)沒有反饋到輸入端，因此任意時(shí)刻的輸出狀態(tài)只和當(dāng)前的輸入狀態(tài)有關(guān)，而和電路原來的輸出狀態(tài)無關(guān)，如圖3-1所示。因此它沒有記憶功能，分析起來也較為方便。2.時(shí)序邏輯電路時(shí)序邏輯電路的特點(diǎn)是：數(shù)字邏輯電路中輸出信號(hào)

2、部分反饋到輸入端，因此輸出信號(hào)的狀態(tài)不但和當(dāng)前的輸入信號(hào)狀態(tài)有關(guān)，而且和電路原來的輸出狀態(tài)(Y1Yn)有關(guān)，如圖3-2所示。因此它有記憶功能，分析起來也較為復(fù)雜。3.2邏輯代數(shù)化簡(jiǎn)和轉(zhuǎn)換1.化簡(jiǎn)和轉(zhuǎn)換的意義完成同樣的邏輯功能，可以使用不同的邏輯電路，而不同的邏輯電路使用邏輯門的個(gè)數(shù)和復(fù)雜程度也不同，導(dǎo)致性能和價(jià)格差異也很大，因此有必要對(duì)邏輯表達(dá)式和邏輯電路進(jìn)行進(jìn)一步的化簡(jiǎn)。一般而言，邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的邏輯電路成本越低、速度越快、可靠性越高；另一方面，由于客觀條件的限制，某些情況下可能不宜或不能采用某一種邏輯門電路(如元器件市場(chǎng)缺貨)，而必須用另外的邏輯門電路代替，因此有必要對(duì)邏輯表達(dá)式

3、和邏輯電路進(jìn)行轉(zhuǎn)換，以達(dá)到相同的邏輯功能。2.邏輯代數(shù)基本定律和基本公式邏輯代數(shù)基本定律和基本公式見表3-1。3.邏輯代數(shù)常用公式利用邏輯代數(shù)的基本定律，可以進(jìn)一步推導(dǎo)出邏輯代數(shù)的常用公式。熟練地掌握和利用這些常用公式，可以為邏輯表達(dá)式的化簡(jiǎn)提供方便。(1)AB+AB=A證明：AB+AB=A(B+B)=A1=A(2)A+AB=A證明：A+AB=A(1+B)=A1=A(3)A+AB=A+B證明：A+AB=(A+A)(A+B)=A+B(4)AB+AC+BC= AB+AC證明：AB+AC+BC=AB+AC+(A+A)BC=AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)+AC(

4、1+B)=AB+AC4.邏輯表達(dá)式化簡(jiǎn)的標(biāo)準(zhǔn)因?yàn)閺倪壿嬚嬷当碇苯拥玫降倪壿嫳磉_(dá)式是與或表達(dá)式，同時(shí)與或表達(dá)式還具有容易實(shí)現(xiàn)和轉(zhuǎn)換為其他邏輯表達(dá)形式方便等優(yōu)點(diǎn)，因此我們主要探討與或表達(dá)式最簡(jiǎn)的標(biāo)準(zhǔn)。最簡(jiǎn)與或表達(dá)式的標(biāo)準(zhǔn)是：1)乘積項(xiàng)的個(gè)數(shù)最少。2)每個(gè)乘積項(xiàng)中包含的變量個(gè)數(shù)最少。5.邏輯表達(dá)式的公式法化簡(jiǎn)邏輯表達(dá)式的公式法化簡(jiǎn)就是利用邏輯代數(shù)的基本定律和基本公式以及常用公式進(jìn)行化簡(jiǎn)，一般采取以下步驟和方法：(1)并項(xiàng)法利用公式AB+AB=A，將兩項(xiàng)合并為一項(xiàng)，同時(shí)消去一個(gè)變量。(2)吸收法利用公式A+AB=A，吸收掉AB這一項(xiàng)。(3)消去法利用公式A+AB=A+B，將其中一項(xiàng)簡(jiǎn)化。4)配項(xiàng)法利用

5、公式AB+AC+BC= AB+AC，將三項(xiàng)合并為兩項(xiàng)。3.3組合邏輯電路的分析組合邏輯電路功能的表示方法一般有邏輯表達(dá)式、真值表、邏輯電路圖和文字描述等。在實(shí)際應(yīng)用中，經(jīng)常需要將幾個(gè)不同的門電路單元組合起來實(shí)現(xiàn)某一特定的功能，如搶答選組合邏輯電路的一般分析方法如下。1.根據(jù)給定的邏輯電路圖，寫出輸出端的邏輯表達(dá)式由給定的邏輯電路圖，由前級(jí)開始，逐級(jí)向后推導(dǎo)，最后就可以得到總輸出端的邏輯表達(dá)式。2.化簡(jiǎn)和變換如果寫出的邏輯表達(dá)式不是最簡(jiǎn)表達(dá)式，必須利用公式法進(jìn)行化簡(jiǎn)。3.列真值表如果無法從邏輯表達(dá)式看出電路的邏輯功能，可列出輸入變量的各種取值，根據(jù)邏輯表達(dá)式列出真值表。4.分析說明對(duì)真值表或邏輯

6、表達(dá)式進(jìn)行分析和總結(jié)，用文字來描述電路的功能。3.4組合邏輯電路的設(shè)計(jì)組合電路的設(shè)計(jì)過程為：1)首先分析實(shí)際情況是否能用邏輯變量來表示。一般能用邏輯變量來表示的事物只具有二值性，如行和不行、高和低、贊成和反對(duì)等。2)確定輸入、輸出邏輯變量后將其分別用邏輯變量字母表示，并作出邏輯規(guī)定。3)根據(jù)實(shí)際情況列出所有輸入變量不同情況下的邏輯真值表。4)根據(jù)邏輯真值表寫出邏輯表達(dá)式并化簡(jiǎn)，有時(shí)還有根據(jù)特定的邏輯集成電路作一定的邏輯變換。5)畫出邏輯電路圖，并標(biāo)明使用的集成電路和相應(yīng)的引腳。6)根據(jù)邏輯電路圖焊接電路，通過調(diào)試焊好的電路來進(jìn)一步驗(yàn)證邏輯關(guān)系是否和實(shí)際情況相符。3.5組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)

7、象在前面分析和設(shè)計(jì)組合邏輯電路時(shí)，都將門電路看成理想的器件，沒有考慮門電路的延遲時(shí)間以及其他性能參數(shù)差異對(duì)電路的影響。實(shí)際門電路是由晶體管(TTL)或場(chǎng)效應(yīng)晶體管(CMOS)等器件組成的，輸入信號(hào)發(fā)生變化與其引起的門電路輸出結(jié)果變化總存在一定的時(shí)間(即延遲時(shí)間，雖然該時(shí)間很短，但確實(shí)存在)。特別是在組合邏輯電路中，各輸入信號(hào)傳輸?shù)捷敵龆说穆窂讲煌?，?jīng)過門電路的級(jí)數(shù)也不同，導(dǎo)致到達(dá)匯合點(diǎn)的時(shí)間先后不一，從而使組合邏輯電路的輸出出現(xiàn)瞬間的錯(cuò)誤，這一現(xiàn)象稱為競(jìng)爭(zhēng)冒險(xiǎn)。1.產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因在圖3-7a所示邏輯電路中，邏輯表達(dá)式為Y=AA。理想情況下輸出信號(hào)應(yīng)恒等于0，但由于非門U1A延遲時(shí)間tpd的

8、影響，A下降沿到達(dá)U2A的時(shí)間比信號(hào)A上升沿晚一個(gè)tpd的時(shí)間，從而使U2A輸出了一個(gè)時(shí)間為tpd的正向窄脈沖，如圖3-7b所示。因?yàn)檩敵龅臑檎蛘}沖，因此又稱為“1”型冒險(xiǎn)。圖3-7產(chǎn)生“1”型冒險(xiǎn)同理，在圖3-8a所示邏輯電路中，邏輯表達(dá)式為Y=AA。理想情況下，輸出信號(hào)應(yīng)恒等于1，但由于非門U1A延遲時(shí)間tpd的影響，會(huì)使U2A輸出一個(gè)時(shí)間為tpd的負(fù)向窄脈沖，如圖3-8b所示。因?yàn)檩敵龅臑樨?fù)向窄脈沖，因此又稱為“0”型冒險(xiǎn)。不管是“1”型冒險(xiǎn)還是“0”型冒險(xiǎn)，都是一種干擾脈沖，這些干擾脈沖可能引起后級(jí)電路或負(fù)載的錯(cuò)誤動(dòng)作，并導(dǎo)致嚴(yán)重的后果。產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因都是某個(gè)門電路的兩個(gè)互補(bǔ)輸

9、入信號(hào)分別經(jīng)過兩條不同的路徑傳輸，由于各路徑經(jīng)過門電路的級(jí)數(shù)不同，導(dǎo)致延遲時(shí)間也各不相同，到達(dá)時(shí)間也不相同，從而使輸出信號(hào)產(chǎn)生一個(gè)較窄的干擾脈沖，這種現(xiàn)象就是競(jìng)爭(zhēng)冒險(xiǎn)。2.競(jìng)爭(zhēng)冒險(xiǎn)的判別可采用代數(shù)法來判別一個(gè)邏輯電路是否存在冒險(xiǎn)，即寫出組合邏輯電路的邏輯表達(dá)式，然后將某些變量取特定值(0或1)，如果邏輯表達(dá)式能轉(zhuǎn)化為以下兩種形式。1)Y=AA，則存在“1”型冒險(xiǎn)。2)Y=AA，則存在“0”型冒險(xiǎn)。3.競(jìng)爭(zhēng)冒險(xiǎn)的消除方法當(dāng)組合邏輯電路存在競(jìng)爭(zhēng)冒險(xiǎn)時(shí)，可以采取以下方法來消除。1)修改邏輯設(shè)計(jì)，增添冗余項(xiàng)。所謂冗余項(xiàng)，是指在邏輯表達(dá)式中對(duì)邏輯功能沒有影響的邏輯項(xiàng)，利用前面學(xué)習(xí)的化簡(jiǎn)方法，可以將冗余項(xiàng)

10、在邏輯表達(dá)式中化簡(jiǎn)掉。但有時(shí)，正是利用這些冗余項(xiàng)，可以防止競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生，具體方法如下。找出邏輯表達(dá)式中包含互補(bǔ)邏輯變量的兩項(xiàng)，如圖3-9中AC和BC項(xiàng)；找出兩項(xiàng)中除互補(bǔ)邏輯變量外的所有變量，組成另一項(xiàng)(這就是冗余項(xiàng))加到邏輯表達(dá)式中，如圖3-9中AC和BC項(xiàng)，去除互補(bǔ)邏輯變量C和C，組成冗余項(xiàng)AB。此時(shí)，邏輯表達(dá)式變?yōu)閅=ACBCAB加入的冗余項(xiàng)AB不會(huì)改變?cè)壿嫳磉_(dá)式的邏輯功能，但當(dāng)A=B=1時(shí)，由于AB項(xiàng)為1，輸出Y=1CC1，競(jìng)爭(zhēng)冒險(xiǎn)CC對(duì)輸出已經(jīng)沒有影響，相應(yīng)的邏輯電路如圖3-10所示，增加的Y3為冗余項(xiàng)。2)在輸出端加濾波電容。由于競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的干擾脈沖一般很窄，可以在可能產(chǎn)生競(jìng)爭(zhēng)

11、冒險(xiǎn)的邏輯電路輸出端并聯(lián)一個(gè)小的濾波電容(一般為幾十皮法)，利用電容兩端電壓不能突變的特性將很窄的干擾脈沖濾除。由于電容容量很小，對(duì)正常的輸出波形無多大影響，如圖3-11所示。3)增加封鎖脈沖。該方法就是在可能產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的邏輯電路中，增加一個(gè)封鎖脈沖，在產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)時(shí)段封鎖邏輯電路的輸出。圖3-12增加封鎖脈沖如圖3-12所示，將輸出門改為三態(tài)門。在無競(jìng)爭(zhēng)冒險(xiǎn)時(shí)，Y3CC輸出恒為1，三態(tài)輸出門控制端E為1，輸出門正常工作；當(dāng)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)時(shí)，即C發(fā)生變化，Y3由于產(chǎn)生“0”型競(jìng)爭(zhēng)冒險(xiǎn)，三態(tài)輸出門控制端E為0，輸出門處于高阻狀態(tài)，輸出端Y相當(dāng)于斷開，不會(huì)將競(jìng)爭(zhēng)冒險(xiǎn)的窄脈沖輸出。4)增加選通脈沖。該方法就是在可能產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的邏輯電路中，增加一個(gè)選通脈沖，并且電路設(shè)計(jì)時(shí)保證只有在選通脈沖有效時(shí)，邏輯電路才輸出，同時(shí)規(guī)定所有輸入信號(hào)變化必須在選通脈沖無效的時(shí)候