集成電路設(shè)計(jì)-lab2-inverter-layout

1、集成電路課程設(shè)計(jì) 大連理工大學(xué)電子與信息工程學(xué)院Dalian University of technology 余雋 講師Tel: 7/25/20221大連理工大學(xué) 集成電路課程設(shè)計(jì)回顧：IC全定制設(shè)計(jì)步驟Create schematicCreate SymbolCreate a Testbench SchematicSet Up and run SimulationViewing WaveformsCreate LayoutDRCLVSPEX7/25/20222大連理工大學(xué) 集成電路課程設(shè)計(jì)使用的Mentor軟件IC FlowICstudioorganize and maintain pro

2、ject data.Design Architect-IC Capture schematics, setup and control simulation.Eldo/Ezwave Simulate design and the associated waveform viewing applications. IC Station Layout IC.Calibre Verify design including DRC, LVS and PEX.7/25/20223大連理工大學(xué) 集成電路課程設(shè)計(jì)全定制設(shè)計(jì)倒相器版圖目的：充分理解版圖設(shè)計(jì)的規(guī)則（DRC，LVS），熟練運(yùn)用mentor的ics

3、tudio軟件和calibre軟件進(jìn)行版圖設(shè)計(jì)與驗(yàn)證。7/25/20224大連理工大學(xué) 集成電路課程設(shè)計(jì)根據(jù)drc文件及本次設(shè)計(jì)的要求，我們用到的工藝層如下： 層名層號(hào)說明NWELL3N阱OD6薄氧，摻雜區(qū)POLYG17多晶硅PP25P+ 注入NP26N+ 注入CO30接觸孔M131第1層金屬VIA1511，2層金屬的過孔M232第2層金屬M(fèi)ET1TEXT131金屬1的端口標(biāo)識(shí)7/25/20225大連理工大學(xué) 集成電路課程設(shè)計(jì)版圖的層次ndiffpolymet2contcontcontviaviamet1pdiffnwelloxide倒相器版圖設(shè)計(jì)7/25/20226大連理工大學(xué) 集成電路課程

4、設(shè)計(jì)7/25/20227大連理工大學(xué) 集成電路課程設(shè)計(jì)1, Poly_M1_PP(命名可用下劃線)New group parts Poly_M1_PP7/25/20228大連理工大學(xué) 集成電路課程設(shè)計(jì)setup grid 0.005 調(diào)整工作區(qū)大小到能看見格點(diǎn)放大：滾輪上滾，或 Ctrl-z 縮?。簼L輪下滾，或 Shift-z包括的層次： PolyG, CO, M1,PP7/25/20229大連理工大學(xué) 集成電路課程設(shè)計(jì)Layer palette CO (30) Add rectangle 邊長0.167/25/202210大連理工大學(xué) 集成電路課程設(shè)計(jì)M1比Cont大0.05Poly比con

5、t大0.07PP比Poly大0.2 (保證poly摻雜，電阻小)7/25/202211大連理工大學(xué) 集成電路課程設(shè)計(jì)SaveToolscalibrerun drc7/25/202212大連理工大學(xué) 集成電路課程設(shè)計(jì)7/25/202213大連理工大學(xué) 集成電路課程設(shè)計(jì)自動(dòng)彈出calibre-DRC RCE（看結(jié)果的窗口）雙擊一個(gè)錯(cuò)誤，查看和分析錯(cuò)誤原因。面積錯(cuò)誤在本例中忽略。7/25/202214大連理工大學(xué) 集成電路課程設(shè)計(jì)常見錯(cuò)誤：距離過小。將在layout圖中高亮顯示。修改：移動(dòng)邊緣：注意layout窗口下方 Mouse: L : full selection按鍵 F4 后 Mouse:

6、L : partial selection做標(biāo)尺后移動(dòng)邊緣. 再按F4回到full selection.修改后存盤再做DRC。同意overwrite。通過DRC后，關(guān)閉視圖。7/25/202215大連理工大學(xué) 集成電路課程設(shè)計(jì)2， Poly_M1_NPCopy Poly_M1_PPPasterename Poly_M1_NP打開Poly_M1_NP的layout，將外面的PP層改為NP層：左鍵選中，快捷鍵q，改Layer完成后保存。可做DRC檢查。包括的層次： PolyG, CO, M1,PP7/25/202216大連理工大學(xué) 集成電路課程設(shè)計(jì)3， Pdiff_M1新建Pdiff_M1單元的l

7、ayout視圖.作圖規(guī)則如下：CO: 0.16M1:CO+ 0.05OD:CO+ 0.07PP:OD+ 0.07包括的層次： PP, OD, CO, M17/25/202217大連理工大學(xué) 集成電路課程設(shè)計(jì)修改某層的圖案或顏色7/25/202218大連理工大學(xué) 集成電路課程設(shè)計(jì)4， Ndiff_M1與Pdiff_M1類似，將PP改為NP包括的層次： NP, OD, CO, M17/25/202219大連理工大學(xué) 集成電路課程設(shè)計(jì)溝道長：0.13um; 寬：0.15um完成后，save，DRC5， nmos0.130.150.180.180.20.180.18Shift-f0.27/25/202

8、220大連理工大學(xué) 集成電路課程設(shè)計(jì)溝道長：0.13um; 寬：0.15um5， pmos與nmos類似，可復(fù)制nmos版圖進(jìn)行修改選中要修改的兩個(gè)Ndiff_M1，按快捷鍵q，改cell為Pdiff_M1.選中外圈的NP，改為PP.注意：別忘了Nwell !7/25/202221大連理工大學(xué) 集成電路課程設(shè)計(jì)Nwell必須超出有源區(qū)至少0.31um0.310.310.310.317/25/202222大連理工大學(xué) 集成電路課程設(shè)計(jì)6、構(gòu)建myinverter版圖復(fù)制inverter單元，粘貼重命名為myinverter打開myinverter的版圖，將原來的圖刪除快捷鍵i，瀏覽放入自己做好的

9、nmos和pmos7/25/202223大連理工大學(xué) 集成電路課程設(shè)計(jì)在pmos上方放1行2列Ndiff_M1，并用Nwell與下面的pmos相連在nmos下方放1行2列Pdiff_M17/25/202224大連理工大學(xué) 集成電路課程設(shè)計(jì)Poly_M1_PP接在pmos柵極下方Poly_M1_NP接在nmos柵極上方7/25/202225大連理工大學(xué) 集成電路課程設(shè)計(jì)用M1連接pmos和nmos的柵極：SetupObject Templatepaths7/25/202226大連理工大學(xué) 集成電路課程設(shè)計(jì)選M1層， Add path，雙擊結(jié)束操作快捷鍵L，或者菜單 add text7/25/202227大連理工大學(xué) 集成電路課程設(shè)計(jì)完成inverter版圖，DRC檢查7/25/202228大連理工大學(xué) 集成電路課程設(shè)計(jì)LVS檢查Toolscalibrerun LVS7/25/202229大連理工大學(xué) 集成電路課程設(shè)計(jì)7/25/202230大連理工大學(xué) 集成電路課程設(shè)計(jì)7/25/202231大連理工大學(xué) 集成電路課程設(shè)計(jì)7/25/202232大連理工大學(xué) 集成電路課程設(shè)計(jì)7/25/202233大連理工大學(xué) 集成電路課程設(shè)計(jì)7