微機原理及應(yīng)用：第05章 存儲器及其與CPU的連接

1、第05章 存儲器5.1 存儲器的分類5.2 存儲器與CPU的連接5.3 高速緩沖存儲器Cach 學(xué)習(xí)目標(biāo)1、掌握存儲器的類型及其特點:2、掌握存儲器的擴展及其與CPU的連接3、了解高速緩沖存儲器 重點內(nèi)容1、存儲器的類型及特點2、存儲系統(tǒng)的設(shè)計存儲器5.1 存儲器的分類硬盤：IDE、SCSI、ATA光盤：CD-ROMFLASH： U盤SRAMDRAMPROMEPROMEEPROMFLASHRAMROM外部存儲器內(nèi)部存儲器（半導(dǎo)體存儲器）存儲器1 存儲器分類存儲器組織(1) 存儲陣列一個基本存儲電路只能存儲一位二進制數(shù)據(jù)。若干個基本存儲電路數(shù)據(jù)線分開共用一個地址編號，組成一個存儲單元。每個存儲單

2、元所包含的基本存儲電路的個數(shù)，稱為存儲器數(shù)據(jù)線寬度： 1位 數(shù)據(jù)線，如：8118 16K*1（DRAM）4位 數(shù)據(jù)線， 如：2114 1K*4 （SRAM） 8位 數(shù)據(jù)線， 如：6116 2K*8 （SRAM） (2) 外圍電路 地址譯碼器、I/O電路、片選控制端CS、輸出緩沖器1 存儲器分類5.1 存儲器的分類RAM1、靜態(tài)隨機存儲器RAM的構(gòu)成單元電路：6個MOS管組成雙穩(wěn)態(tài)觸發(fā)器，存儲一位二進制數(shù)“0”或“1”Q1、Q2 組成一個觸發(fā)器Q3、 Q4 作為負載電阻Q5、 Q6 作為控制門只要不掉電， “0”或“1”狀態(tài)一直保持，除非重新寫入新數(shù)據(jù)不需要刷新，集成度低，成本高1 存儲器SRA

3、M寫入：由I/O線輸入， 若I/O=1，使Q2 導(dǎo)通，Q1 截止， A=1，B=0。讀出：A、B點信號由Q5、Q6送出到I/O線上。若A=1，B=0，則I/O=1。存儲矩陣：存儲器以存儲單元為基本單位構(gòu)成矩陣存儲單元的數(shù)據(jù)線有1位、4位、8位地址譯碼器：不同存儲單元通過不同地址碼來區(qū)別地址譯碼器包括行譯碼與列譯碼三態(tài)數(shù)據(jù)緩沖器與控制邏輯所有存儲單元的數(shù)據(jù)線對應(yīng)并聯(lián)形成存儲器的內(nèi)部數(shù)據(jù)總線內(nèi)部數(shù)據(jù)總線通過三態(tài)數(shù)據(jù)緩沖器與外部數(shù)據(jù)總線連接。數(shù)據(jù)緩沖器受片選信號控制，當(dāng)片選信號無效時，緩沖器關(guān)閉，外部數(shù)據(jù)總線與片內(nèi)總線之間處于高阻狀態(tài)。數(shù)據(jù)寫入操作需要在寫信號有效時完成，數(shù)據(jù)讀出操作需要在讀信號有效

4、時完成。1 存儲器SRAMSRAM 6264數(shù)據(jù)總線8根，存儲單元為字節(jié)結(jié)構(gòu)地址總線13根，共8k個單元。OE：讀出使能，0有效WE：寫入使能，0有效CS1、CS2：片選，當(dāng)CS1=0且CS2=1，有效1 存儲器SRAM1、動態(tài)隨機存取RAM的構(gòu)成依靠電容存儲電荷來決定存儲信息是“0”還是“1”。由于電容漏電，需要定時重寫數(shù)據(jù)刷新操作，外圍電路復(fù)雜。集成度高，功耗低，價格低。1 存儲器DRAM動態(tài)基本存儲電路數(shù)據(jù)以電荷形式存于電容器上，三極管作為開關(guān)。1）寫入時，行選擇線為 1 ，Q導(dǎo)通，C充電；2）讀出時，行選擇線為 1 ，電容C上電荷通過Q送到數(shù)據(jù)線上，經(jīng)放大，送出；3）需刷新 （1）在讀

5、寫操作時，片選信號必須都有效。（2）讀操作：在片選信號與OE都有效時，由地址碼所選中存儲單元的內(nèi)容出現(xiàn)在外部數(shù)據(jù)總線上。（3）寫操作：在片選信號與WE信號都有效時，外部數(shù)總線上的內(nèi)容送到由地址碼所選中存儲單元，通常在WE負脈沖的上升沿存入單元中。三、RAM存儲器的工作時序1 存儲器RAM5.1 存儲器的分類ROM一、掩膜型ROM(1)掩膜型ROM中的信息是芯片生產(chǎn)廠家根據(jù)用戶給定的數(shù)據(jù)對芯片圖形掩膜進行光刻確定的，出廠后數(shù)據(jù)不能更改(2)MOS型ROM速度慢、功耗小，雙極型ROM速度快、功耗大(3)費用主要決定于掩膜的費用，適宜于大批量生產(chǎn)1 存儲器ROM二、可編程ROM（PROM）(1) P

6、ROM中的信息在出廠后允許更改一次(2) PROM由二極管矩陣組成，用可熔金屬絲連接存儲單元發(fā)射極。金屬絲熔斷為“0”，連接狀態(tài)為“1”，出廠時都是“1”。(3) 用大電流把金屬絲熔斷，從而把“1”改為“0”，稱為“編程” (4) 一旦燒斷，金屬絲不能恢復(fù)，故只能編程一次。三、可擦除可編程ROM(EPROM)出廠時所有數(shù)據(jù)都是“1”狀態(tài)。用高電壓(12V)、大電流可把“1”狀態(tài)改寫為“0”狀態(tài)，稱為“編程”。通過紫外線照射，可把數(shù)據(jù)“0”恢復(fù)為“1”狀態(tài)，稱為“擦除”。可以多次“編程”、“擦除”操作。Intel 2764數(shù)據(jù)總線8位，存儲單元為字節(jié)結(jié)構(gòu)地址總線12位，共8k個單元?？?cè)萘繛?k

7、8CS：片選，0有效OE：輸出使能，0有效PGM：編程脈沖，負脈沖1 存儲器ROM四、電可擦除可編程ROM（EEPROM）(1) 片內(nèi)集成升壓電路，外部只需+5V電源(2) 在系統(tǒng)在線讀寫(3) 壽命達10萬次(4) 三種操作讀出：編程（寫入）：字節(jié)寫入/頁寫方式擦除：整片單元都寫為FF(5) 并行接口、串行接口（SPI、I2C）1 存儲器ROM五、閃存（Flash Memory）(1) 集成度很高，采用單管單元；(2) 速度快，多線程重寫；(3) 壽命長；(4) NOR閃存：隨機讀取(5) NAND閃存：連續(xù)讀取，U盤1 存儲器ROM1 存儲器PC/AT系統(tǒng)板5.2 存儲器與CPU的連接基于

8、80806最小系統(tǒng)(1).CPU總線的負載能力一個存儲器系統(tǒng)，通常由多片存儲器芯片組成,需加驅(qū)動器CPU存儲器驅(qū)動器收發(fā)器ABABDBDB(2).CPU與存儲器的時序配合問題 (1) 首先要弄清楚CPU的操作時序 (2) 選擇滿足CPU操作時序的存儲器芯片2 存儲器的連接8086最小系統(tǒng)連接方式存儲器M/IO確?！?”有效CS或CERD直接連接OEWR直接連接RAM的WEROM無(3).控制信號的連接8086 有16位外部數(shù)據(jù)總線，采用分體結(jié)構(gòu)，連接低8位數(shù)據(jù)線的存儲器為偶存儲體，當(dāng) A0 = 0 時該存儲體工作；連接高8位數(shù)據(jù)線的存儲器為奇存儲體，當(dāng) BHE = 0 時該存儲體工作。字擴展：

9、當(dāng)存儲器數(shù)據(jù)位數(shù)少于CPU數(shù)據(jù)位數(shù)時，須用多片存儲器組合而成對 8088 系統(tǒng)：存儲器的數(shù)據(jù)線一般為8位。 8088 有8位外部數(shù)據(jù)總線，可以直接與存儲器的數(shù)據(jù)線對接。IO/M：高電平訪問外設(shè)，低電平訪問存儲器，該信號控制存儲器片選。BHE：8088 的該信號無效。A0：A0信號參與存儲器的片內(nèi)尋址。(4).數(shù)據(jù)信號的連接2 存儲器的連接2 存儲器的連接8086最小系統(tǒng)A19A1D7D0D15D8BHEA0RDWRM/IO奇存儲體CSOEWECED7D0A18A0偶存儲體OEWED7D0CSA18A0CE存儲器芯片的數(shù)據(jù)總線寬度有1位、4位、8位存儲器芯片的地址線少于19根存儲器芯片沒有“1”

10、有效的CE信號ROM不接偶存儲體OEWED7D0CS8086最小系統(tǒng)D7D0D15D8RDWR2 存儲器的連接BHEA0AxA1奇存儲體CSOEWED7D0A19Ax+1M/IO譯碼器片內(nèi)尋址：區(qū)分每個芯片內(nèi)部的不同存儲單元，片內(nèi)尋址用地址數(shù)量決定于存儲器芯片的地址數(shù)。片間尋址：區(qū)分不同的存儲芯片。除去片內(nèi)尋址的地址線之外的高位地址線Ax-1A0Ax-1A0存儲體選擇。當(dāng)A0=0時，偶存儲體片選才能有效；當(dāng)BHE=0時，器存儲體片選才能有效。M/IO：區(qū)分存儲器與外設(shè)接口。當(dāng)M/IO=1時，存儲器片選才能有效。(5).地址信號連接把CPU的地址總線分為片內(nèi)尋址與片間尋址兩部分：片內(nèi)尋址：用于指

11、定同一個芯片內(nèi)部的不同存儲單元。片內(nèi)尋址用地址數(shù)量決定于存儲器芯片的地址數(shù)。片間尋址：用于指定多個芯片中的某一片，作用于存儲器芯片的片選信號，分為可變地址、不變地址兩部分。片間可變地址：訪問不同的存儲器芯片時，其值會改變的地址信號。片間不變地址：訪問所有存儲芯片的存儲單元，其值均保持不變的地址信號，不變地址一般是高位地址。所有地址從低到高依次分為：片內(nèi)尋址地址、片間可變地址、片間不變地址。位擴展：當(dāng)存儲器芯片的存儲單元數(shù)不夠時，用多片組合偶存儲體OEWED7D0CS8086最小系統(tǒng)D7D0D15D8RDWR2 存儲器的連接BHEA0AxA1奇存儲體CSOEWED7D0A19Ax+1M/IO譯碼

12、電路Ax-1A0Ax-1A0如何構(gòu)建奇、偶存儲體？如何確定片內(nèi)、片間尋址地址？如何計算存儲器的地址范圍？如何設(shè)計譯碼電路？74LS138Y0Y1Y2Y3Y4Y5Y6Y715141312111097123ABC654G1G2BG2A控制端G1 G2A G2B輸入端C B A輸出端Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y01 0 00 0 0 1 1 1 1 1 1 1 00 0 1 1 1 1 1 1 1 0 10 1 0 1 1 1 1 1 0 1 10 1 1 1 1 1 1 0 1 1 11 0 0 1 1 1 0 1 1 1 11 0 1 1 1 0 1 1 1 1 11 1 0 1

13、 0 1 1 1 1 1 11 1 1 0 1 1 1 1 1 1 1其它X X X 1 1 1 1 1 1 1 174LS138真值表2 存儲器的連接例：用4k8的EEPROM芯片2732，8k8的RAM芯片6264，譯碼器74LS138，為8086最小模式系統(tǒng)構(gòu)建存儲器系統(tǒng)，包括16kB的ROM和16kB的RAM的，。計算芯片數(shù)量： 2732：（8k16）（4k8）= 22 =4； 6264：（8k16）（8k8）= 12 =2；連接數(shù)據(jù)線： 1#、3# 2732的 D7D0 作低8位數(shù)據(jù)，為偶存儲體， 2#、4# 2732的 D7D0 作高8位數(shù)據(jù) ，為奇存儲體。5# 6264的 D7D

14、0 作低8位數(shù)據(jù)，作為偶存儲體， 6# 6264的 D7D0 作高8位數(shù)據(jù)，作為奇存儲體。分為2組每組2片每組2片分為1組2 存儲器的連接D7D0A0A12OEWECS1 CS2D7D0A0A12OEWECS1 CS2D15D8D7D0D7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSD7D0A0A11OECSAA13123456RDA0BHECS1CS2CS6CS3CS4CS5WE2 存儲器的連接存儲器片選信號的處理方法高位地址除去片內(nèi)尋址的地址線之外的地址線選法用高位片間尋址地址線中的一位直接控制每組存儲器片選全譯碼法讓全部的高位片間尋址地址線都參加譯碼，再用譯

15、碼電路的輸出去控制每組存儲器的片選信號部分譯碼讓部分的高位片間尋址地址線參加譯碼，再用譯碼電路的輸出去控制每組存儲器的片選信號2 存儲器的連接CS1CS2CS3CS4CS5CS6A0BHEA142 存儲器的連接線性譯碼A15A16未用片間尋址片內(nèi)尋址偶奇CSA19 A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0CS3=0CS4=0CS5=0CS6=0未用片間尋址片內(nèi)尋址偶奇CSA19 A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0CS3=0CS4=0CS5=0CS6=02 存儲器的連接線性譯碼1#RAM地址范圍：2

16、#RAM地址范圍：3#RAM地址范圍：4#RAM地址范圍：5#ROM地址范圍：6#ROM地址范圍：兩個基本概念地址不連續(xù)：由于在同一個時刻只有一個片選信號有效，導(dǎo)致用于片選的地址碼在數(shù)值上不連續(xù)，使得不同存儲器芯片的地址碼在數(shù)值上不連續(xù)。地址重疊：由于存在沒有使用到的地址信號，其值等于“0”或等于“1”都不影響存儲單元的選擇，導(dǎo)致同一個單元針對這些地址信號等于“0”或者等于“1”而對應(yīng)不同的地址碼，即多個地址碼對應(yīng)同一個物理的存儲單元?；镜刂房臻g：沒有參與譯碼的地址信號均為0時，對應(yīng)的地址范圍，其它稱為重疊地址空間。M/IOA14A15A16A17A18ABCG1G2AG2BY0Y1Y2CS

17、1CS2CS3CS4CS5CS6A0BHE未用G2AG2B C B A 片內(nèi)尋址偶奇YA19A18A17A16A15A14A13A12 A11-A1A0BHEY0=0 Y1=0Y2=02 存儲器的連接部分譯碼CS1CS2CS3CS4CS5CS6A0BHE未用G2AG2BC B A片內(nèi)尋址偶奇CSYA19A18A17A16A15A14A13A12 A11-A1A0BHECS1=0CS2=0Y0=0 CS3=0CS4=0Y1=0CS5=0CS6=0Y2=0Y1Y0Y22 存儲器的連接部分譯碼問題：1、各個芯片的基本地址空間、重疊地址空間是什么？2、4片RAM的基本地址空間是否連續(xù)？高檔計算機的存儲

18、體每個存儲體提供8位數(shù)據(jù)；08位CPU需 1 個存儲體16位CPU需 2 個存儲體，BHE, A0(BLE)32位CPU需 4 個存儲體，BH3, BH2, BH1, BH064位CPU需 8 個存儲體，BH7 BH05.3 高速緩沖存儲器問題：內(nèi)存速度遠比CPU慢，影響總體性能CPU時鐘頻率已超3GHz，指令執(zhí)行時間遠小于1ns。內(nèi)存訪問速度為幾個ns級解決辦法：總線周期中插等待周期TW，會浪費CPU的能力用高速的SRAM做主存，會使成本上升不明顯增加成本而提高CPU存取數(shù)據(jù)速度，Cach技術(shù)程序訪問的局部性原理在一段較短時間內(nèi)，循環(huán)和子程序的重復(fù)執(zhí)行，數(shù)組和變量的重復(fù)訪問，集中在很小范圍把經(jīng)常存取的指令和數(shù)據(jù)從內(nèi)存搬進Cache，形成主存部分內(nèi)容的副本，CPU以訪問Cach代替訪問內(nèi)存3 高速緩沖存儲器工作原理任一時刻CPU能從Cache中獲取數(shù)據(jù)的幾率稱命中率影響命中率的因素：Cache容量、存儲單元組數(shù)目和組大小、地址映射方案和聯(lián)想比較策略、數(shù)據(jù)替換算法、寫操作處理方法和程序本身特性等。Cache用SRAM構(gòu)成，全部功能由硬件實現(xiàn)Cache使計算機具有了三級存儲系統(tǒng)慢速大容量硬盤或光盤構(gòu)成外存（M3）足夠大的DRAM（如2GB）構(gòu)成主存（M2）容量較小但速度很高的SRAM構(gòu)成Cache3 高速緩沖