程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL

1、1.1 程序的結(jié)構(gòu) library、entity、port1.2 設(shè)計(jì)的表達(dá) architecture、signal1.3 結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá) 1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process第一章 VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL與數(shù)字集成電路設(shè)計(jì)程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程語(yǔ)句的格式進(jìn)程名稱：process（敏感量表） 變量設(shè)置 begin 順序運(yùn)算語(yǔ)句（軟件程序）； end process；1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程的結(jié)構(gòu)特點(diǎn)1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) proc

2、ess 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程運(yùn)算的特點(diǎn) 將若干運(yùn)算語(yǔ)句的匯總為一條并行語(yǔ)句，方便于程序設(shè)計(jì)理解和仿真控制管理，適合對(duì)系統(tǒng)進(jìn)行行為描述； 內(nèi)部運(yùn)算使用軟件程序表達(dá)，不含硬件細(xì)節(jié)，可以實(shí)現(xiàn)復(fù)雜系統(tǒng)的仿真，但與綜合通常沒(méi)有直接對(duì)應(yīng)關(guān)系；可用于表達(dá)與硬件完全無(wú)關(guān)的抽象運(yùn)算，適合描述虛擬測(cè)試環(huán)境及軟硬件協(xié)同過(guò)程。 1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程運(yùn)算的特點(diǎn)：敏感信號(hào)設(shè)置 敏感信號(hào)用于控制進(jìn)程的仿真執(zhí)行； 利用敏感表可以對(duì)進(jìn)程進(jìn)行局部變量參與的仿真調(diào)試，提高仿真效率； 當(dāng)敏感

3、表中信號(hào)少于進(jìn)程中使用的信號(hào)時(shí)，仿真結(jié)果與實(shí)際電路表現(xiàn)會(huì)有所不同；通常要求兩者一致。 敏感信號(hào)設(shè)置對(duì)電路綜合不產(chǎn)生影響。1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLprocess (a,b,c) begin d = a and b; f = c or d;end process ; process (a,b,c,d) begin d = a and b; f = c or d;end process ; 進(jìn)程運(yùn)算的特點(diǎn)：敏感信號(hào)設(shè)置1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本

4、描述VHDL進(jìn)程運(yùn)算的特點(diǎn)：敏感信號(hào)設(shè)置1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程中的數(shù)據(jù)對(duì)象和運(yùn)算關(guān)系信號(hào)signal: 硬件連接概念，不能在進(jìn)程中定義；負(fù)責(zé)界面信息交流；變量variable： 表達(dá)軟件數(shù)據(jù)，不能在進(jìn)程外存在；負(fù)責(zé)運(yùn)算細(xì)節(jié)。1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程的仿真運(yùn)算特點(diǎn)1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL并行賦值與順序賦值1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá)

5、process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程內(nèi)的信號(hào)特點(diǎn) 進(jìn)程語(yǔ)句內(nèi)信號(hào)狀態(tài)保持不變（硬件特點(diǎn)），但信號(hào)存儲(chǔ)值可以隨時(shí)變動(dòng)（軟件特點(diǎn)）； 進(jìn)程內(nèi)可以使用信號(hào)狀態(tài)，但不能使用信號(hào)存儲(chǔ)值； 進(jìn)程內(nèi)允許同一信號(hào)出現(xiàn)在同一賦值號(hào)兩邊、允許對(duì)信號(hào)賦常數(shù)值； 進(jìn)程內(nèi)允許對(duì)同一信號(hào)進(jìn)行多次賦值，但只有最后一次賦值才有意義；1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程內(nèi)的變量特點(diǎn) 進(jìn)程語(yǔ)句內(nèi)變量以存儲(chǔ)值表現(xiàn)； 變量值可以在進(jìn)程中使用，也可以通過(guò)變量賦值語(yǔ)句改變； 變量表達(dá)軟件數(shù)據(jù)，不一定具有硬件意義

6、； 進(jìn)程內(nèi)的變量值不可能存在于進(jìn)程之外，當(dāng)進(jìn)程結(jié)束時(shí)（end)，變量值必定消失； 對(duì)于需要與信號(hào)對(duì)應(yīng)的變量值，一定要在進(jìn)程結(jié)束前賦值給信號(hào)值。1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL process(a) -a=0001 variable c: signed(3 downto 0); begin c:=signed(a); x=c; -x=0001 c:=c+1;y=c; -y=0010 c:=c+1;z=c; -z=0011 c:=c+1;x=c; -x=0100 end process; end beh;進(jìn)程中的順序賦值

7、:變量賦值1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL-signal c=0000process(a) begin -a=0001c=signed(a); x=c; c=c+1;y=c; c=c+1;z=c;c=c+1;x=c;end process; 進(jìn)程中的順序賦值：信號(hào)賦值1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL 進(jìn)程本身是一條并行語(yǔ)句，代表一個(gè)硬件模塊，通過(guò)信號(hào)賦值為特定外部信號(hào)提供驅(qū)動(dòng)； 進(jìn)程內(nèi)部語(yǔ)句全為軟件語(yǔ)句，不具備硬件細(xì)節(jié)，不具有綜合約束意義；

8、 進(jìn)程的綜合通過(guò)進(jìn)出進(jìn)程的信號(hào)表現(xiàn)的輸入輸出關(guān)系體現(xiàn)。進(jìn)程的綜合1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程內(nèi)的變量特點(diǎn) 進(jìn)程中的變量除了可以用于表達(dá)信號(hào)運(yùn)算值外，還可以用于表達(dá)文件處理中的抽象概念，用于虛擬測(cè)試環(huán)境的描述或表達(dá)軟硬件協(xié)同設(shè)計(jì)的概念； 例如，在采用textio資源庫(kù)進(jìn)行設(shè)計(jì)時(shí)，可以將變量設(shè)置為數(shù)據(jù)行l(wèi)ine，這種表達(dá)可以非常方便地將硬件信號(hào)與軟件數(shù)據(jù)進(jìn)行交互傳遞:1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程對(duì)抽象數(shù)據(jù)的使用在資源庫(kù)中對(duì)軟件文

9、件進(jìn)行設(shè)置：內(nèi)含若干數(shù)據(jù)行file excite: text is in “excite”; -指定輸入文件file results: text is out “results”; -指定輸出文件在進(jìn)程中設(shè)置變量表達(dá)數(shù)據(jù)行：內(nèi)含若干獨(dú)立數(shù)據(jù)variable li,lo:line; -使用變量表達(dá)抽象概念:數(shù)據(jù)行1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLreadline(excite,li); -從輸入文件中讀入一行數(shù)據(jù)到liread(li,clk); -從行l(wèi)i中讀入數(shù)據(jù)賦值給信號(hào)clkread(li,ex); -從行l(wèi)i中讀

10、入數(shù)據(jù)賦值給信號(hào)exwrite(lo,now,left,8); -將當(dāng)前時(shí)間寫(xiě)入行l(wèi)owrite(lo,resp); -將信號(hào)resp寫(xiě)入行l(wèi)owriteline(results,lo); -將行l(wèi)o寫(xiě)入到輸出文件中進(jìn)程對(duì)抽象數(shù)據(jù)的使用使用特殊的函數(shù)進(jìn)行變量或信號(hào)的賦值：順序讀出或?qū)懭?.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程語(yǔ)句的對(duì)比：always (敏感條件)begin 順序語(yǔ)句end1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process process（敏感量表） 變量設(shè)置 begin 順序語(yǔ)句； end process；VHD

11、LVerilog HDL程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程語(yǔ)句的對(duì)比：module port設(shè)置 wire設(shè)置always外賦值 reg設(shè)置always中賦值always (敏感條件)begin 順序語(yǔ)句end 1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process entity port設(shè)置architeture signal設(shè)置process（敏感量表） variable設(shè)置 begin 順序語(yǔ)句；end process；VHDLVerilog HDL程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL賦值語(yǔ)句的對(duì)比：連續(xù)賦值語(yǔ)句 always (敏感

12、條件)begin 非阻塞賦值語(yǔ)句 阻塞賦值語(yǔ)句end1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process architeture signal賦值語(yǔ)句process（敏感量表） begin 信號(hào)賦值語(yǔ)句 變量賦值語(yǔ)句end process；VHDLVerilog HDL程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL連續(xù)賦值：獨(dú)立的并行語(yǔ)句，為信號(hào)賦值 assign y = f (a,b,c);非阻塞賦值：always內(nèi)的賦值，具有信號(hào)賦值特點(diǎn)，所有賦值在子程序結(jié)束時(shí)才實(shí)現(xiàn) y = f (a,b,c); 阻塞賦值： always內(nèi)的賦值，具有變量賦值特點(diǎn)，根據(jù)語(yǔ)句排列順序及時(shí)實(shí)現(xiàn) y

13、= f(a,b,c);1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 賦值語(yǔ)句的對(duì)比：程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLVHDL: 使用signal和variable將硬件連接與數(shù)據(jù)存儲(chǔ)概念明確區(qū)分，而對(duì)信號(hào)賦值的控制性則采用進(jìn)程外的并行賦值和進(jìn)程內(nèi)的順序賦值進(jìn)行區(qū)分；Verilog HDL: 使用wire和reg將直接賦值對(duì)象與受控賦值對(duì)象區(qū)分開(kāi)，而對(duì)reg則采用always內(nèi)的非阻塞賦值和阻塞賦值區(qū)分其是否具有硬件連接意義；為避免驅(qū)動(dòng)沖突，應(yīng)謹(jǐn)慎使用非阻塞賦值。1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 賦值語(yǔ)句的對(duì)比：程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電

14、路設(shè)計(jì)的基本描述VHDL 由于進(jìn)程內(nèi)部采用軟件編程，則可以將軟件語(yǔ)言中各種運(yùn)算控制方式引入到運(yùn)算的表達(dá)中： 條件分支：二分支控制 選擇分支：多選擇控制 循環(huán)控制：有限循環(huán)、條件循環(huán) wait控制：條件、延時(shí) 寄存器控制：邊沿檢測(cè)控制進(jìn)程中對(duì)運(yùn)算的控制1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLif 布爾表達(dá)式1 then 順序語(yǔ)句1 elsif 布爾表達(dá)式2 then 順序語(yǔ)句2elsif 布爾表達(dá)式n then 順序語(yǔ)句nelse 順序語(yǔ)句(n+1)end if；條件判斷語(yǔ)句：if-then-else 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)

15、程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL條件判斷語(yǔ)句：if-then-else 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL 每組then_else在運(yùn)算流程中形成一個(gè)二分支路由判斷，功能類似條件賦值語(yǔ)句when_else； 這種分支架構(gòu)可以重疊進(jìn)行，形成運(yùn)算網(wǎng)絡(luò)架構(gòu)，也可以對(duì)運(yùn)算進(jìn)行優(yōu)先排序； 當(dāng)某個(gè)then表達(dá)對(duì)信號(hào)的賦值，缺少else的對(duì)應(yīng)時(shí)，則表達(dá)對(duì)該信號(hào)進(jìn)行寄存，可以綜合形成寄存器。 條件判斷語(yǔ)句特點(diǎn)1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表

16、達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL例:優(yōu)先編碼器的表達(dá)architecture rtl of priority is begin process (a) begin if a(7)=1 then y=111; elsif a(6)=1 then y=110; elsif a(5)=1 then y=101; elsif a(4)=1 then y=100; elsif a(3)=1 then y=011; elsif a(2)=1 then y=010; elsif a(1)=1 then y=001; else y 順序語(yǔ)句1；when 選擇值2 = 順序語(yǔ)句2；when othe

17、rs = 順序語(yǔ)句3；end case；選擇分支語(yǔ)句：case 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL例：7段譯碼器architecture rtl of seg7 is begin process (a) begincase a is when 0000 =yyyy= 0000000; end case; end process; end rtl;1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL 采用真值表形式，直觀表達(dá)輸入狀態(tài)與輸出狀態(tài)間一一對(duì)應(yīng)關(guān)系，也

18、類似于多路選擇器,功能類似于選擇賦值語(yǔ)句with_select； 可以利用每個(gè)選擇對(duì)應(yīng)的順序語(yǔ)句加入復(fù)雜的運(yùn)算過(guò)程； 某些選擇值可以對(duì)應(yīng)null以表達(dá)不進(jìn)行運(yùn)算，對(duì)應(yīng)真值表中的無(wú)關(guān)項(xiàng)； 最后一個(gè)選擇一定要為when others，避免出現(xiàn)未作定義的漏選。選擇分支語(yǔ)句的特點(diǎn)1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL循環(huán)語(yǔ)句：loop 語(yǔ)句 循環(huán)語(yǔ)句是典型的功能描述語(yǔ)句，用于表達(dá)某一運(yùn)算功能的多次使用；在仿真中使用循環(huán)語(yǔ)句能夠提高代碼效率，但循環(huán)語(yǔ)句的綜合通常會(huì)導(dǎo)致電路結(jié)構(gòu)重復(fù)，復(fù)雜性急劇增加。 VHDL中的循環(huán)語(yǔ)句可分為：有限循

19、環(huán)、條件循環(huán)、無(wú)條件循環(huán)。1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL有限循環(huán)語(yǔ)句：for_loop 語(yǔ)句for 循環(huán)變量 in 范圍 loop 順序語(yǔ)句；end loop 編號(hào)； 循環(huán)變量為整數(shù)類型，不需要說(shuō)明；范圍的數(shù)據(jù)類型也必須為整數(shù)； 循環(huán)變量從范圍最左邊的值開(kāi)始；每進(jìn)行一次循環(huán)，指標(biāo)右移1位；直到全部循環(huán)完畢；1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLwhile 布爾表達(dá)式 loop 順序語(yǔ)句；end loop 編號(hào)；不指定循環(huán)次數(shù)；每次循環(huán)前檢測(cè)布爾

20、表達(dá)式的值；當(dāng)布爾表達(dá)式為真時(shí)，執(zhí)行循環(huán)；為假時(shí)退出循環(huán)；在循環(huán)體內(nèi)，應(yīng)有語(yǔ)句能夠改變布爾表達(dá)式中變量的值，避免無(wú)限循環(huán)。條件循環(huán)語(yǔ)句：while_loop 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLloop 順序語(yǔ)句；end loop 編號(hào)；內(nèi)部設(shè)置有跳出循環(huán)的語(yǔ)句(next,exit)；只要不滿足跳出條件，就會(huì)一直循環(huán)下去；無(wú)條件循環(huán)語(yǔ)句：loop 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLnext 編號(hào) when 布爾表達(dá)式；執(zhí)行到此語(yǔ)句時(shí)，檢測(cè)

21、布爾表達(dá)式，若為true，則轉(zhuǎn)為執(zhí)行編號(hào)所表示的語(yǔ)句（跳出本循環(huán)）；若為false，則繼續(xù)進(jìn)行循環(huán)；若沒(méi)有編號(hào)，則當(dāng)布爾表達(dá)式為true時(shí)，直接跳出本次循環(huán)，開(kāi)始下一次循環(huán)；無(wú)條件循環(huán)語(yǔ)句：loop 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLexit 編號(hào)when 布爾表達(dá)式；執(zhí)行到此語(yǔ)句時(shí)，檢測(cè)布爾表達(dá)式，若為true，則轉(zhuǎn)為執(zhí)行編號(hào)所表示的語(yǔ)句；若為false，則繼續(xù)進(jìn)行循環(huán)；若沒(méi)有編號(hào)，則當(dāng)布爾表達(dá)式為true時(shí)，直接跳出循環(huán)，執(zhí)行循環(huán)之后的下一條語(yǔ)句；本語(yǔ)句可以作為中止loop的語(yǔ)句；無(wú)條件循環(huán)語(yǔ)句：loop 語(yǔ)句

22、1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLloop 語(yǔ)句的應(yīng)用實(shí)例對(duì)數(shù)組信號(hào)進(jìn)行初始化type matrix2 is array(0 to 1023,7 downto 0) of std_logic;variable w1:matrix2;-for i in 0 to 1023 loop for j in 7 downto 0 loop w(i,j) := 0; end loop;end loop;1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLloop 語(yǔ)句的應(yīng)用

23、實(shí)例并入串出的64位移位寄存器設(shè)計(jì)process(clk,load) begin if load=0 then q=din; dout=0; elsif clkevent and clk=1 then for i in 1 to 63 loop q(i)=q(i-1); end loop; dout=q(63); end if; end process;1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL 進(jìn)程中可以采用wait語(yǔ)句控制進(jìn)程的執(zhí)行；當(dāng)進(jìn)程中含有wait語(yǔ)句時(shí)，將根據(jù)wait語(yǔ)句的條件判斷來(lái)決定進(jìn)程是否繼續(xù)執(zhí)行； 在進(jìn)程中

24、，如果使用了wait語(yǔ)句，就不能使用敏感表；在不含敏感表的進(jìn)程中，至少應(yīng)該包含一條wait語(yǔ)句；進(jìn)程中的控制語(yǔ)句：wait 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDL進(jìn)程中的控制語(yǔ)句：wait 語(yǔ)句wait on 信號(hào)，信號(hào)； 等待所列舉信號(hào)中任何一個(gè)發(fā)生變化，再進(jìn)行進(jìn)程的執(zhí)行；所起作用與進(jìn)程的敏感信號(hào)表相同；1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLwait until 布爾表達(dá)式； 利用表達(dá)式建立隱含的敏感信號(hào)表；當(dāng)任何一個(gè)涉及的信號(hào)發(fā)生變化時(shí)，就自動(dòng)

25、檢測(cè)布爾表達(dá)式是否為真；如果為真，則執(zhí)行進(jìn)程語(yǔ)句；如果為假，則不執(zhí)行進(jìn)程；此語(yǔ)句通常會(huì)綜合為寄存器；進(jìn)程中的控制語(yǔ)句：wait 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLwait for 時(shí)間表達(dá)式； 等待由時(shí)間常量或變量組成的表達(dá)式所表達(dá)的時(shí)間到達(dá)，再執(zhí)行該進(jìn)程；等待期間的各種信號(hào)變化不會(huì)導(dǎo)致進(jìn)程執(zhí)行；該語(yǔ)句通常會(huì)導(dǎo)致進(jìn)程周期性執(zhí)行； wait for語(yǔ)句不能綜合；通常在仿真的testbench編制時(shí)使用；進(jìn)程中的控制語(yǔ)句：wait 語(yǔ)句1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)

26、電路設(shè)計(jì)的基本描述VHDLentity clock is port ( clk: buffer bit); end clock;architecture beh of clock isbegin process begin clk=not clk; wait for 10 ns;end process; end beh;例：時(shí)鐘信號(hào)發(fā)生器1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLVHDL中的寄存器控制描述process(clk) -只能在受時(shí)鐘控制的進(jìn)程中表達(dá)begin if clkevent and clk=1 -對(duì)時(shí)鐘上升沿進(jìn)行檢測(cè) then q= f (a,b,c); -受控的信號(hào)賦值語(yǔ)句 end if; -未對(duì)else進(jìn)行描述，隱含信號(hào)保持 end process;1.4 數(shù)字系統(tǒng)的進(jìn)程表達(dá) process 程序的結(jié)構(gòu)表達(dá)與運(yùn)算表達(dá)第一章VHDL對(duì)電路設(shè)計(jì)的基本描述VHDLVHDL中的寄存器描述特點(diǎn) 寄存器描述表達(dá)的是器件的控制行為，具有仿真意義，為了提高仿真效率，表達(dá)寄存器的進(jìn)程敏