超大規(guī)模集成電路靜電放電保護(hù)調(diào)試的新方法

1、超大規(guī)模集成電路（VLSI）靜電放電保護(hù)調(diào) 試的新方法摘要本文介紹了在超大規(guī)模集成電路中靜電放電防護(hù)的故障分析和調(diào)試的方法， 基于實(shí)際ESD應(yīng)力的低能量、非破壞性仿真。此方法允許在應(yīng)力作用時對芯片 上的電流和電壓進(jìn)行測量，給出關(guān)于防護(hù)方法的正常工作或故障原因的一個直接 而清晰的結(jié)論。1 .介紹集成電路在靜電放電（ESD）應(yīng)力事件后防護(hù)故障的調(diào)試隨著技術(shù)的進(jìn)步受 到越來越多的關(guān)注。盡管事實(shí)證明保護(hù)器件和方法在過去證明是有用的，但還是 有故障發(fā)生。這是因?yàn)樾酒O(shè)備的利潤空間的持續(xù)降低使ESD生存受到壓力。 另一個因素是由于企圖不斷減小晶片面積，當(dāng)保護(hù)模式從依賴單個保護(hù)器件（二 極管，NMOS管等）

2、1，到復(fù)雜的保護(hù)系統(tǒng)，必須致力于ESD保護(hù)的研究。在過去，使用最初的ESD防護(hù)方法，當(dāng)發(fā)現(xiàn)其失敗之處時，可以很容易的 準(zhǔn)確找到失敗的原因3。其他故障的情況下，當(dāng)損壞的是ESD防護(hù)范圍內(nèi)的芯 片上區(qū)域時，調(diào)試相比較起來復(fù)雜一些，但仍然可以解決?，F(xiàn)在我們面臨的情況是有關(guān)ESD故障的個數(shù)以及分析、調(diào)試的復(fù)雜性都在 增加。降低芯片元件的最大門限電壓以及減小專門用于ESD保護(hù)電路的晶片面 積導(dǎo)致了從使用最簡單的防護(hù)器件轉(zhuǎn)變?yōu)橐詮?fù)雜的算法為基礎(chǔ)的防護(hù)系統(tǒng)2。 然而，現(xiàn)代復(fù)雜ESD防護(hù)系統(tǒng)自身在ESD故障時需要復(fù)雜的分析，因?yàn)榇筱Q位 器件的損壞并不一定意味著故障的產(chǎn)生是因?yàn)樗碾娏鱾鬏斈芰?。例如，?dāng)通常 的

3、“驗(yàn)尸”故障分析不起作用時，故障可能與觸發(fā)電路有關(guān)。然后，只有在ESD 應(yīng)力時實(shí)時觀測ESD防護(hù)電路的工作，尤其是當(dāng)保護(hù)電路不能承受實(shí)際的ESD 壓力時進(jìn)行觀測才是我們所需要的。2. ESD保護(hù)調(diào)試設(shè)備的的當(dāng)前方法目前，VLSI電路ESD防護(hù)的測試和調(diào)試方法之一是給系統(tǒng)一個實(shí)際ESD 應(yīng)力（高能量應(yīng)力測試使用比如KeyTek Paragon靜電放電測試儀），然后在應(yīng)力 之后分析IC3。靜電放電測試儀的放電機(jī)械觸頭放置在被測試的IC芯片（被測 設(shè)備，DUT）的管腳上以給應(yīng)力，并且DUT的安裝常常用一個大負(fù)載板，其中 測試儀的互連線具有不可忽略的影響。上文中提到的應(yīng)力是由之前充好電（對應(yīng)力電壓）的

4、電容C放電提供的（如 圖1）。元件的阻抗包括互聯(lián)線和火花隙放電引起的震蕩。放電電流的波形對應(yīng) 的機(jī)器模型（MM）應(yīng)力4顯示在圖1中。這個模式符合實(shí)際ESD應(yīng)力模式。圖1 ESD測試儀的原理圖和MM應(yīng)力放電電流波形上述“有力的”火花隙發(fā)送一個寬帶電磁脈沖5,干擾臨近它的每一個靈敏測 量裝置（例如微探針等）。這種干擾嚴(yán)重制約著ESD測量儀在實(shí)時分析中的應(yīng)用， 因?yàn)檫@樣一來DUT上任何的直接精細(xì)測量都是不可能的。此外，ESD測試儀的 大尺寸使其不允許結(jié)合使用標(biāo)準(zhǔn)的實(shí)效分析設(shè)備（例如微探針站）。結(jié)合市場上可有的設(shè)備以及上述原則，有靜電放電防護(hù)問題的IC芯片在高 能量應(yīng)力下工作通常是有損傷的。然而，如果

5、損傷沒有沒發(fā)現(xiàn)，在測試中，ESD 防護(hù)問題就不會被發(fā)現(xiàn)而可能發(fā)生在IC工作時。由于上述限制，使用ESD測試儀對ESD相關(guān)故障進(jìn)行的分析往往僅限于對 受損器件應(yīng)力后的分析3 或者對芯片上器件物理損壞過程的觀測。目前用的第二種方法，是傳輸線脈沖（TLP）測試儀6。TLP測試儀的工作 原理是通過傳輸線充放電的方式建立一個矩形脈沖（“模仿”應(yīng)力）（如圖2）。TLP 能夠在被測設(shè)備中插入一個可控的能量源。因此，TLP能夠避免器件的物理性損 壞（當(dāng)高能量脈沖因?yàn)槟承┰蛞饟p壞）。這種方法在能量等級和脈沖上升沿 時間方面能達(dá)到模仿實(shí)際應(yīng)力的效果。圖2 TLP測試儀的原理圖及其方波放電電流波形然而，因?yàn)門L

6、P方法產(chǎn)生了一個放電波形，而在實(shí)際的ESD事件中它是不 存在的，所以它不能被用于檢測基于一個復(fù)雜算法的ESD保護(hù)電路的工作情況。 TLP測試器主要用于靜電放電電路元件和/或器件性能的測試，它們從未被確定 為最終的ESD故障分析工具，因?yàn)槠洳荒苣M真正的ESD事件7。目前用于測試ESD故障的方法是基于對損壞器件的分析，想要試圖修復(fù)故 障（通過仿真）是一個非常復(fù)雜的任務(wù)。這是因?yàn)閾p壞的故障的原因并不一定指 出芯片上ESD防護(hù)電路的問題。相反，因?yàn)樵谝粋€完整的芯片模型中非常難以 準(zhǔn)確和實(shí)時地模擬一個ESD事件，模型的精確度通常會降低?？s小完整芯片的 仿真模型8的方法常常用于克服這個問題，但可能在某些

7、情況下改變電路的工 作情況甚至隱藏實(shí)際問題。最近的研究8910不僅表明了除了完整芯片模型的 復(fù)雜性，還說明了芯片上互連的RLC模型的重要性。為了更方便快捷的調(diào)試ESD相關(guān)故障，顯而易見是要觀察VLSI電路在實(shí) 際應(yīng)力中的工作情況，也就是說，需要提供給電路一個實(shí)際非破壞性的ESD應(yīng) 力，同時獲得電路的工作狀況。這需要ESD保護(hù)模塊在提供了標(biāo)準(zhǔn)測試應(yīng)力后 出現(xiàn)功能問題然后馬上壞掉?？梢源艘蟮淖罴鸦卮鹗侵腅SD保護(hù)操作窗 口定義，它定義了不同VDS和VGS電壓條件下安全MOSFET工作的應(yīng)力邊界 （見圖3）。出現(xiàn)ESD防護(hù)功能問題是因?yàn)闆]有提供適當(dāng)?shù)姆烹婋娏髀窂?，因此，在?壓通過可能會損壞的

8、設(shè)備時超過了可靠性閾值。我們假設(shè)半導(dǎo)體生產(chǎn)技術(shù)節(jié)點(diǎn)定 義的可用電壓高于NMOSFET的源極和漏極間的電壓V1并高于源極和柵極之間 物理損壞的電壓V2。ESD防護(hù)的正常工作確保了電壓VDS和VGS不會分別超過 V1和V2。然而，若ESD防護(hù)不能正常的工作，則過高的電壓跨越器件（即超過 V1和V2）引起損壞。這種損傷檢測不能明確的找出保護(hù)電路問題的根源。圖3 ESD應(yīng)力下的安全MOSFET工作窗口的例子3. ESD調(diào)試的新方法我們提出用一個準(zhǔn)實(shí)時應(yīng)力，在能量足夠低的情況下它有一個實(shí)際的應(yīng)力模 式，這樣就不會有超過損壞電壓值的電壓（ESD防護(hù)工作的窗口邊界值V1和V2） 通過任何芯片上的器件。允許應(yīng)

9、力的多次重復(fù)。盡管有相對較高的重復(fù)率，但 DUT能獲得序列中每個應(yīng)力之后的熱弛豫。對放電鏈參數(shù)的適當(dāng)選擇能讓我們 獲得上述的條件，包括抑制火花隙輻射。它允許用微探針探測電壓模式和用紅外 光發(fā)射顯微鏡（IREM）觀察電路不同電的電流路徑，從而評估ESD保護(hù)機(jī)制的 功能性，包括觀測其要素的實(shí)時相互作用。這種方法基于用于分析幾個VLSI芯片的EDS防護(hù)行為的描述方法，制成 130nm和90nm兩種工藝。這些芯片的保護(hù)電路使用了“MOSFET軌道鉗位的主 動保護(hù)”方法，并用一個專用的I/O線作為ESD總線2。ESD防護(hù)功能正常的芯 片被首先檢查，然后被檢查的是故障的芯片。圖4是ESD防護(hù)功能正常的芯片

10、 的波形。曲線1顯示的是一個外部電流變壓器在受應(yīng)力期間的電流曲線。曲線2 顯示的是電壓曲線，使用微探針技術(shù)（注意兩個類似的機(jī)器模型（MM）的JEDEC 標(biāo)準(zhǔn)定義4），同時測量ESD總線和DUT插座地面的電壓。衰減的振蕩電路是諧振電路的碰撞激勵結(jié)合放電鏈的放點(diǎn)電容和寄生電感 所造成的。振蕩衰減是由于ESD防護(hù)電路對放電電路能量的吸收。圖5是對一個130nm的MM芯片處于準(zhǔn)實(shí)時實(shí)際ESD應(yīng)力下的的分析結(jié)果。 測量芯片上臨近ESD防護(hù)電路的（防護(hù)模塊分別為示意圖中的點(diǎn)TP1和TP2）I/O端口和對應(yīng)地平面的電壓波形。通過微探針技術(shù)直接在芯片上測量上述的兩 點(diǎn)，得到兩點(diǎn)的兩個電壓波形后使其振幅相減，得

11、到最終波形圖。標(biāo)記出來的“A” 的部分的波形，對應(yīng)MOSFET鉗位的正軸半個波的波形，標(biāo)記為“B”的部分對應(yīng) 的是負(fù)軸受鉗位二極管抑制而失真的半個波的波形。電壓幅度的逐漸降低是由于 應(yīng)力能量在防護(hù)電路元件中的損耗：芯片封裝，引線連接，芯片互連，場效應(yīng)管 鉗位A和二極管B。注意通過防護(hù)器件的電壓值不超過3V，即遠(yuǎn)低于技術(shù)可靠 性閾值。所獲得的實(shí)驗(yàn)結(jié)果與SPICE仿真結(jié)果一致。圖4外部放Cufye實(shí)際ESD圖4外部放Cufye實(shí)際ESD力條件下設(shè)備測）的振蕩圖式的芯片Atr _ _電電流（曲線1）和類似MM 上電壓（曲線2圖5運(yùn)用微探針技術(shù)對保護(hù)電路旁差分電壓的測量。IC在類似的MM ESD應(yīng)力作

12、用下防護(hù)功能正常通過觀察ESD防護(hù)電路的正常工作狀態(tài)，我們就可以區(qū)分其不正常的工作 狀態(tài)。此外，有些時候防護(hù)電路不正常的工作狀態(tài)在產(chǎn)品認(rèn)證過程中是不能看出 來的，因?yàn)樗鼉H僅只引起一個“軟”錯誤。這是因?yàn)楫?dāng)出現(xiàn)預(yù)料外的放電電流路徑 時，才會有不適當(dāng)?shù)腅SD防護(hù)行為。這嚴(yán)重影響了芯片的可靠性。這種不正常 工作的另一個結(jié)果可能是應(yīng)力能量損耗的顯著的重新分配，這會引入隨機(jī)故障。 “ESD防護(hù)是否在按照它被設(shè)計的那樣在工作？ ”對于這個問題，只有檢測ESD 防護(hù)模塊在應(yīng)力下的工作情況時才可以給出一個自信的回答。我們分析了 90nm芯片的ESD防護(hù)功能，它在ESD標(biāo)準(zhǔn)資格認(rèn)證時失敗了。 我們用微探針對芯片

13、上臨近防護(hù)器件的源和地之間進(jìn)行直接測量（圖6中的TP1 和TP2分別對應(yīng)曲線3和4）。注意，由此產(chǎn)生的波形圖（曲線1）不同于圖5。 我們可以討論一下兩個主要的區(qū)別。第一個區(qū)別是在ESD事件的一開始，存在 （在設(shè)備故障的情況下）一個具有非常高幅度（高于15V）的短電壓脈沖。注意， 關(guān)于閾值，一個NMOSFET的源極和漏極之間能加的最高安全電壓要低于8V2。 第二個區(qū)別是通過故障的防護(hù)器件的電壓的波形形狀在ESD受應(yīng)力期間不能清 晰的顯示“鉗位”。上述的短電壓脈沖具有共振特性，這時由于芯片和互聯(lián)線的寄生RLC特性 引起的10。圖6中的曲線2進(jìn)一步說明了芯片上互連對ESD保護(hù)性能有重要影 響。寄生L

14、C元件的共振作用使芯片上互連引起的電壓共振具有相對高的頻率（因 為L和C的值相對來說都比較?。２煌€路上的電壓振蕩在某些元件的連接點(diǎn) 可能具有不同的相位。這個可能不同的相位差引入可能會導(dǎo)致電壓峰值如此高以 至于導(dǎo)致器件的損壞。通常它們已經(jīng)超出了 ESD防護(hù)電路的工作范圍而不能被 它抑制。對應(yīng)故障芯片（圖6，曲線1）中NMOSFET鉗位”的缺失描述了一個模式， 即典型的眾所周知的驟回防護(hù)類型，顯然，在VLSI電路測試中是沒有使用的。 因此我們可以得出這樣的結(jié)論，NMOSFET鉗位的錯誤雙極性是觸發(fā)電路的故障 引起的，其目的是激活MOSFET鉗位。類似故障的進(jìn)一步調(diào)查顯示，寄生BJT 器件在NM

15、OSFET鉗位在三級管區(qū)域（其工作狀態(tài)的描述見12）而非常見的 MOSFET被激活的情況確實(shí)存在。圖6用微探針技術(shù)對防護(hù)電矗的差分電壓測量。曲線2是曲線1的放大，是防護(hù)電路旁邊源和地位置的電壓的重疊（對應(yīng)曲線3和4）上述提到的方法，是通過使用不斷重復(fù)非破壞性的準(zhǔn)實(shí)時ESD應(yīng)力允許通 過設(shè)備進(jìn)行“累計測量”來觀測VLSI電路的工作狀況。這樣一來我們就可以用紅 外線發(fā)射顯微鏡（IREM）來監(jiān)測ESD應(yīng)力耗散電流路徑。這個技術(shù)可以讓我們 分辨強(qiáng)紅外輻射，這是由于由于電流流過正向偏置PN結(jié)以及弱熱電子的紅外線 輻射（MOSFET在夾斷模式下電子通過耗盡層所特有的輻射）13。MOSFET鉗位元件的正常工

16、作預(yù)計不會被檢測到，因?yàn)樗鼉H僅在一個非常短 的切換時間內(nèi)通過夾斷層。當(dāng)正向電流通過時，該寄生BJT晶體管的發(fā)射極-基 極結(jié)點(diǎn)處的電子發(fā)射具有很高強(qiáng)度。圖7顯示的是一個有獨(dú)立通用電源的130nm VSLI芯片的I/O對的圖像，這 是I/O在ESD應(yīng)力下的部分。圖中有兩個區(qū)域分別位于I/O單元兩側(cè)，作為I/O 組的終端，它們比其他的I/O單元（I/O組的中部）具有更強(qiáng)烈的輻射。通過分 析釋放強(qiáng)度在I/O單元結(jié)構(gòu)中的分布，以及相關(guān)的結(jié)構(gòu)布局，可以得到的結(jié)論是， 輻射源由被異常激活的寄生二極管構(gòu)成，而不是像設(shè)計的那樣由MOSFET鉗位 主動觸發(fā)。這個預(yù)想外的寄生BJT晶體管的觸發(fā)導(dǎo)致一系列的問題，有可

17、能與ESD防 護(hù)類型相關(guān)。其中一個普遍所知的問題是非統(tǒng)一單品體管的觸發(fā)，這一點(diǎn)可在圖 7中清楚的看到。另一個問題與分布式的ESD防護(hù)網(wǎng)絡(luò)相關(guān)聯(lián)（假設(shè)單個器件 上增益的減少依賴整個系統(tǒng)的同步工作）。圖7顯示BJT晶體管僅根據(jù)MOSFET 在I/O單元在終止I/O組時被觸發(fā)。因此，ESD應(yīng)力能源的主要部分是通過這些 發(fā)射I/O單元而消散，即分布式網(wǎng)絡(luò)沒有工作。應(yīng)該指出的是，一個沒有被設(shè)計 出的BJT器件像那樣工作可能會在應(yīng)力下?lián)p壞，這在VSLI芯片資格認(rèn)證時確實(shí) 發(fā)生過。cm-uEuiann. pmsim B.TT林節(jié)、商:mcm-uEuiann. pmsim B.TT林節(jié)、商:mIO ccEIh

18、 which havu mere i nlerue rjdialion than 誡帖略indiuJhne. 郵silk BR 狀仍誰皿Single I,aQ cclh wiEhn the gmup, tunhiim ESD paT?kCEic?ri d amp cfeliu?八圖7有獨(dú)立通用電源和分布式鏈鉗位ESD防護(hù)系統(tǒng)的I/O組。三個獨(dú)立I/O在NMOSFET鉗位有效時雙極性器件被激活。在紅外線輻射顯微鏡 放大下非統(tǒng)一的雙極性器件的激活（箭頭所指）可以被清楚的看到。4總結(jié)實(shí)際ESD應(yīng)力的非破壞性（低能量）可重復(fù)的仿真對于VLSI電路的ESD 防護(hù)觀測來說是一種獨(dú)特的方法。這樣就允許在應(yīng)力

19、條件下用各種測量方法測量 防護(hù)電路的不同點(diǎn)從而監(jiān)測電壓和電流，繼而給我們提供ESD防護(hù)功能和性能 的結(jié)果。這種方法區(qū)分了芯片上互連寄生元件，以及復(fù)雜防護(hù)系統(tǒng)部分間相互作 用的影響和防護(hù)系統(tǒng)功能特性。該方法使有效調(diào)試ESD防護(hù)電路成為可能。參考文獻(xiàn)1 Gossner, H.; ESD protection for the deep sub micron regime - a challenge for design methodology, VLSI Design, 2004. Proceedings. 17th International Conference on VLSI design,

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