習(xí)題3組合邏輯電路分析及設(shè)計數(shù)字電子技術(shù)含答案

1、-PAGE . z.習(xí) 題 3組合邏輯電路分析與設(shè)計 數(shù)字電子技術(shù)題3.1 分析圖題3.1所示電路，列出真值表，寫出輸出函數(shù)表達(dá)式，并說明電路的邏輯功能。解：由電路圖得真值表如下所示：所以：時，時，時，電路實現(xiàn)比擬器的功能。A，B是輸入；Y1，Y2，Y3分別是AB時的輸出。題3.2 分析圖題3.2所示電路，說明電路的邏輯功能。解：電路的邏輯函數(shù)表達(dá)式為：電路的邏輯功能是：在使能條件EN=1且S=0時，輸出A；在使能條件EN=1且S=1時，輸出B；使能條件EN=0時，輸出高阻態(tài)。電路實現(xiàn)數(shù)據(jù)選擇器的功能。題3.3 圖題3.3是一個密碼鎖控制電路。開鎖條件是必須將開鎖開關(guān)閉合，且要撥對密碼。如果以

2、上兩個條件都得到滿足，開鎖信號為1，報警信號為0，即鎖翻開而不報警。否則，開鎖信號為0，報警信號為1。試分析該電路的密碼是多少。解：分析電路可知：電路的密碼是1001。題3.4 圖題3.4所示電路由4位二進制比擬器7485和4位二選一數(shù)據(jù)選擇器74157組成。其中74157控制端的控制作用為：=0時，Yi=Ai,否則，Yi=Bi。試分析圖示電路的邏輯功能。解：當(dāng)時，輸出A；當(dāng)時，輸出B；所以電路的功能是輸出A，B中較小的數(shù)。題3.5 *建筑物的自動電梯系統(tǒng)有五個電梯，其中三個是主電梯設(shè)為A、B、C，兩個備用電梯。當(dāng)上下人員擁擠，主電梯全被占用時，才允許使用備用電梯?，F(xiàn)需設(shè)計一個監(jiān)控主電梯的邏輯

3、電路，當(dāng)任何兩個主電梯運行時，產(chǎn)生一個信號Y1,通知備用電梯準(zhǔn)備運行；當(dāng)三個主電梯都在運行時，則產(chǎn)生另一個信號Y2，使備用電梯主電源接通，處于可運行狀態(tài)。請列出該電路的真值表，并寫出Y1、Y2的邏輯表達(dá)式。解：分析題意得真值表如下：所以：題3.6 用與非門設(shè)計一個多數(shù)表決電路。要求A、B、C三人中只要有半數(shù)以上同意，則決議就能通過，但A還具有否決權(quán)，即只要A不同意，即使多數(shù)人也不能通過。要求列出真值表，化簡邏輯函數(shù)，并畫出邏輯電路圖。解：(1)分析題意得真值表如下： (3)邏輯電路圖如以下圖示：(2)函數(shù)的邏輯表達(dá)式：題3.7 用與非門設(shè)計一交通燈故障檢測電路。要求三色信號燈R、Y、G中有且只

4、有一燈亮，輸出Z=0，無燈亮或同時有兩燈或兩燈以上亮均為故障，輸出Z=1。要求列出真值表，寫出最簡表達(dá)式，畫出邏輯圖。解：(1)設(shè)燈亮為1，燈滅為0，分析題意得 (3)邏輯電路圖如以下圖示：真值表如下： (2)函數(shù)的邏輯表達(dá)式：題3.8 圖題3.8表示一熱水器的水位情況，虛線表示水位，A、B、C電極被水浸沒時會有信號輸出。水面在C、B間時為正常狀態(tài)，綠燈G亮；水面在B、A間或在C以上時為異常狀態(tài)，黃燈Y亮；水面在A以下時為危險狀態(tài)，紅燈R亮。試用SSI器件實現(xiàn)該邏輯功能的電路。解：(1)設(shè)對于水位A、B、C浸沒狀態(tài)為1， (3)邏輯電路圖如以下圖示：露出狀態(tài)為0，分析題意得真值表如下： (2)

5、化簡后函數(shù)的邏輯表達(dá)式：題3.9 用3線-8線譯碼器芯片74LS138和必要的門電路實現(xiàn)以下邏輯函數(shù)：123解：123題3.10 用8選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)。123解：123函數(shù)真值表如下：題3.11 試用4選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)。解： 函數(shù)真值表如下： 電路圖如下所示：題3.12 用1片74283實現(xiàn)將余3碼轉(zhuǎn)換為8421BCD碼的電路。解：8421BCD碼相當(dāng)于余3碼減3,也即余3碼加-3的補碼1101。題3.13 用學(xué)過的器件設(shè)計一個檢測8421BCD碼并將其進展四舍五入的電路。設(shè)四個輸入變量為A、B、C、D，當(dāng)輸入偽碼時Y1為1，作為告警輸出；當(dāng)輸入大于或等于5時，Y2為1，作

6、為四舍五入輸出。解：列出函數(shù)的真值表： 用譯碼器實現(xiàn)電路：題3.14 試用兩片4位二進制數(shù)加法器74283和必要的門電路組成一個實現(xiàn)兩個1位十進制數(shù)的8421BCD碼相加的加法器。提示：根據(jù)8421BCD碼的加法運算規(guī)律，當(dāng)兩數(shù)之和小于或等于9時，相加的結(jié)果與按二進制數(shù)相加所得到的結(jié)果一樣。而當(dāng)兩數(shù)之和大于9時，則應(yīng)在按二進制數(shù)相加的結(jié)果上加6校正。解：二進制和8421碼和數(shù)如以下圖所示：由真值表得邏輯函數(shù)表達(dá)式為：題3.15 試用ROM實現(xiàn)8421BCD碼到余3碼的轉(zhuǎn)換。要求畫出存儲矩陣的點陣圖。解：8421BCD碼和余3碼之間的關(guān)系用真值表表示如下：所以：ROM陣列圖如下所示：題3.16

7、畫出與以下實體描述對應(yīng)的元件符號。1 ENTITY buf3s IS -三態(tài)緩沖器實體 PORT (*：IN STD_LOGIC； -輸入端ena：IN STD_LOGIC； -輸入端y：OUT STD_LOGIC) ； -輸出端END ENTITY buf3s；2 ENTITY mu*41a IS -四選一數(shù)據(jù)選擇器實體 PORT (in0，in1，in2，in3：IN STD_LOGIC； -數(shù)據(jù)輸入端sel：IN STD_LOGIC_VECTOR (1 DOWNTO 0)；-地址輸入 y：OUT STD_LOGIC) ； -輸出端END ENTITY mu*41a；解：1 2題3.17

8、閱讀例3.3.1，試編寫一個實現(xiàn)變量A、B相異或的VHDL源程序。解：ENTITY orgate ISPORTa，b：IN BIT； y：OUT BIT；END ENTITY orgate；ARCHITECTURE one OF orgate ISBEGINy=a *OR b；END ARCHITECTURE one；題3.18 試編寫一個實現(xiàn)半加器的VHDL源程序。解：ENTITY orgate IS PORTa，b：IN BIT； S，C0：OUT BIT； END ENTITY orgate；ARCHITECTURE one OF orgate ISBEGINS=a *OR b；C0=a AND b；END ARCHITECTURE one；題3.19 邏輯電路如圖題3.19所示，假設(shè)圖中門電路的延時均為5ns，試根據(jù)A的輸入波形，畫出Y1和Y的波形。解：Y1