三人表決器、五人表決器的實(shí)驗(yàn)報(bào)告_第1頁(yè)
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1、三人表決器、五人表決器的實(shí)驗(yàn)報(bào)告一實(shí)驗(yàn)?zāi)康氖煜uart us II軟件的基本操作學(xué)習(xí)使用Verilog HDL進(jìn)行設(shè)計(jì)輸入逐步掌握軟件輸入、編譯、仿真的過程二實(shí)驗(yàn)說明本次實(shí)驗(yàn)是要設(shè)計(jì)一個(gè)二人表決 器。該電路應(yīng)有兩個(gè)數(shù)據(jù)輸入端口blb1,b2, b3,電路的輸出端口為voter (ub2voteru輸出信號(hào))。b3三人表決器真值表:輸入信號(hào)輸出信號(hào)BlB2B3u00000010010001111000101111011111邏輯表達(dá)式：U=blb2 b2b3 bib3三實(shí)驗(yàn)要求1、完成三人表決器的Verilog HDL程序代碼輸入并進(jìn)行仿真2、采用結(jié)構(gòu)描述方式和數(shù)據(jù)流描述方式3、完成對(duì)設(shè)計(jì)電路

2、的仿真驗(yàn)證 四、實(shí)驗(yàn)過程(1)三人表決器:程序代碼蜂 voter, v1 module voter (C, Y);2input A,C;3output Y;IT4wirel:add result;5assign add_result=A+B+C:6assign Y= (add resu.lt=2 ) ?! bl: 11 bO;.7endrnodu.le|仿真結(jié)果五人表決器:程序代碼H module three_vot.er_ex 1 (A,B,C,DfEfY); input A,B,C-D-E;output Y;wire 1:0 ad.d_result.;ass ign add_result=A-l-B+C+Dd-E;assign Y= (ad.d_result.=3 ) ?11 to 1: 11 toO; endmodule |仿真結(jié)果Ip11.0 x12D.0 xsJdOu虹掙11跖30 isJ1r tCr n_ir1!r fL五、實(shí)驗(yàn)體會(huì)通過三人表決器和五人表決器的設(shè)計(jì)，使我們更加熟悉Quart us 軟件進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的步驟，以及運(yùn)用Verilog HDL進(jìn)行設(shè)計(jì)輸入, 并掌握三人表決器和五人表決器的邏輯功能和設(shè)計(jì)原理，

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