自動(dòng)布局布線以及SOC簡(jiǎn)介

1、關(guān)于自動(dòng)布局布線及SOC簡(jiǎn)介2022/8/141第一張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1426.1 自動(dòng)布局布線 自動(dòng)布局布線定義自動(dòng)布局、布線是將門級(jí)網(wǎng)表（netlist）轉(zhuǎn)換成版圖（layout），并對(duì)各個(gè)電路單元確定其幾何形狀、大小及位置，同時(shí)要確定 單元之間的連接關(guān)系方法有兩種，一種是手工畫版圖實(shí)現(xiàn)，另一種是用自動(dòng)布局布線工具實(shí)現(xiàn)（Auto Place and Route，APR） VLSI設(shè)計(jì)的自動(dòng)布局、布線必須借助EDA工具完成比較著名的自動(dòng)布局、布線工具：AVant！/Synopsys的ApolloII、Cadence、Synopsys、Mentor等公司的

2、工具。在Cadence中進(jìn)行布局規(guī)劃的工具為Preview，進(jìn)行自動(dòng)布局布線的引擎有四種：Block Ensemble、Cell Ensemble、Gate Ensemble和Silicon Ensemble，其中，Block Ensemble適用于宏單元的自動(dòng)布局布線，Cell Ensemble適用于標(biāo)準(zhǔn)單元或標(biāo)準(zhǔn)單元與宏單元相混合的布局布線，Gate Ensemble適合于門陣列的布局布線，Silicon Ensemble主要用在標(biāo)準(zhǔn)單元的布局布線中。 第二張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/143 自動(dòng)布局布線流程標(biāo)準(zhǔn)單元庫(kù)按電路種類劃分核心邏輯單元庫(kù)I/O單元硬核模

3、塊生成器按設(shè)計(jì)階段劃分邏輯綜合庫(kù)單元的仿真庫(kù)物理版圖庫(kù)延時(shí)模型庫(kù)門級(jí)網(wǎng)表布局規(guī)劃預(yù)布線布局時(shí)鐘樹布線自動(dòng)布局布線過(guò)程設(shè)計(jì)約束工藝庫(kù)數(shù)據(jù)準(zhǔn)備和輸入版圖數(shù)據(jù)輸出DRC & LVS第三張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/144數(shù)據(jù)準(zhǔn)備和輸入網(wǎng)表(netlist): 由邏輯綜合工具生成的，以標(biāo)準(zhǔn)邏輯單元表示的邏輯網(wǎng)絡(luò)（EDIF網(wǎng)表）標(biāo)準(zhǔn)邏輯單元庫(kù)/工藝庫(kù)：由EDA/Foundary廠商合作提供；如：Artisan Components的TSMC0.25um CMOS標(biāo)準(zhǔn)單元庫(kù)和輸入/輸出單元庫(kù)) 標(biāo)準(zhǔn)邏輯單元庫(kù)的庫(kù)單元種類繁多，形式多樣，以滿足不同階段的ASIC設(shè)計(jì)的需求設(shè)計(jì)約束芯

4、片的總體功耗、時(shí)序要求和面積第四張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/145布局規(guī)劃、預(yù)布線、布局布局規(guī)劃是面向物理版圖的劃分，不同于邏輯設(shè)計(jì)時(shí)模塊的劃分。布局規(guī)劃可估算出較為精確的互連延遲信息、預(yù)算芯片的面積，分析布線的稀疏度。布局規(guī)劃從版圖上將芯片設(shè)計(jì)劃分為不同的功能塊，布置輸入/輸出端口，對(duì)功能塊、宏模塊、芯片時(shí)鐘及電源分布進(jìn)行布局方案設(shè)計(jì)，根據(jù)設(shè)計(jì)要求對(duì)一些單元或模塊之間的距離進(jìn)行約束和控制。在深亞微米設(shè)計(jì)中，合理的總體布局規(guī)劃可以提高綜合的連線延遲模型的準(zhǔn)確性，從而更快的達(dá)到時(shí)序收斂，減少設(shè)計(jì)的重復(fù)。第五張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/146

5、預(yù)布線預(yù)布線的目的就是要在版圖設(shè)計(jì)上為布線留必要的通道預(yù)布線包括宏單元的電源、地、信號(hào)的布線，焊盤單元的布線及芯片核心邏輯部分的電源環(huán)、電源網(wǎng)絡(luò)的布線布線通道的不同劃分電源分配一般結(jié)構(gòu)某32位微處理器電源總線第六張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/147布局布局就是進(jìn)行網(wǎng)表中單元的放置，這一步可以使用綜合時(shí)產(chǎn)生的時(shí)序約束來(lái)驅(qū)動(dòng)布局，以使布局后的連線延遲更接近綜合的連線延遲模型，更快的達(dá)到Timing Closure 。布局要求將模塊在滿足一定的目標(biāo)函數(shù)的前提下布置在芯片上的適當(dāng)位置，并要求芯片面積最小、連線總長(zhǎng)最短、電性能最優(yōu)并且容易布線。第七張，PPT共三十六頁(yè)，創(chuàng)作于2

6、022年6月2022/8/148時(shí)鐘樹綜合在芯片版圖設(shè)計(jì)中，時(shí)鐘樹的設(shè)計(jì)是非常重要的，數(shù)字系統(tǒng)中一切的電路行為都是在時(shí)鐘的嚴(yán)格同步下進(jìn)行的。系統(tǒng)中的時(shí)鐘負(fù)載很大，而且遍布整個(gè)芯片。這樣就造成了較大的本地時(shí)鐘間的相對(duì)延時(shí)，也叫時(shí)鐘偏斜(Clock Skew)，時(shí)鐘偏斜嚴(yán)重影響電路的同步，會(huì)造成時(shí)序紊亂。延時(shí)延時(shí)最大芯片平面時(shí)鐘輸入延時(shí)為零abdc第八張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/149時(shí)鐘樹 時(shí)鐘樹綜合就是為了保證時(shí)鐘的設(shè)計(jì)要求，對(duì)芯片的時(shí)鐘網(wǎng)絡(luò)進(jìn)行重新設(shè)計(jì)的過(guò)程，包括:時(shí)鐘樹的生成緩沖的插入時(shí)鐘網(wǎng)絡(luò)的分層時(shí)鐘網(wǎng)絡(luò)形式最常用的時(shí)鐘網(wǎng)絡(luò)是H-樹和平衡樹最常用的兩種時(shí)鐘網(wǎng)絡(luò)

7、時(shí)鐘樹主干時(shí)鐘樹主干時(shí)鐘源時(shí)鐘源第九張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1410 一些時(shí)鐘樹的實(shí)例不含時(shí)鐘樹 零歪斜時(shí)鐘樹 可變時(shí)間時(shí)鐘樹第十張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1411時(shí)鐘樹插入及增加驅(qū)動(dòng)器時(shí)鐘信號(hào)延時(shí)與具體的版圖密切相關(guān)，所以在邏輯綜合的時(shí)候一般忽略時(shí)鐘的處理，而在布局布線設(shè)計(jì)中進(jìn)行插入時(shí)鐘樹操作。為了實(shí)現(xiàn)時(shí)鐘延時(shí)的總體平衡，對(duì)時(shí)鐘信號(hào)進(jìn)行樹狀插入驅(qū)動(dòng)(buffer)。一個(gè)插入驅(qū)動(dòng)的時(shí)鐘分配樹DEC Alpha 21164 CPU時(shí)鐘樹的例子第十一張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1412布線布線是根據(jù)電路連接的

8、關(guān)系，在滿足工藝規(guī)則和電學(xué)性能的要求下，在指定的區(qū)域內(nèi)完成所需的全部互連，同時(shí)盡可能地對(duì)連線長(zhǎng)度和通孔數(shù)目進(jìn)行優(yōu)化。完成預(yù)布線以后，一些特定網(wǎng)絡(luò)的布線，如時(shí)鐘、總線等一些關(guān)鍵路徑需要嚴(yán)格保證其時(shí)序要求；在布線中，這些關(guān)鍵路徑的布線被賦予較高的優(yōu)先級(jí)，有時(shí)甚至進(jìn)行手工布線。全局布線布線工具首先把版圖區(qū)域劃分為不同的布線單元，同時(shí)建立布線通道；對(duì)連線的網(wǎng)絡(luò)連接方向和占用的布線資源(布線通道和過(guò)孔)、連線的最短路徑等進(jìn)行確定；對(duì)布線的擁塞程度進(jìn)行估計(jì)，調(diào)整連線網(wǎng)絡(luò)過(guò)度擁塞的部分。第十二張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1413版圖檢查與驗(yàn)證DRC:Design Rule Che

9、ck設(shè)計(jì)規(guī)則檢查ERC:Electronic Rule Check電學(xué)設(shè)計(jì)規(guī)則LVS:Layout vs Schematic Check網(wǎng)表一致性檢查版圖設(shè)計(jì)規(guī)則檢查網(wǎng)表與參數(shù)提取版圖網(wǎng)表電學(xué)規(guī)則檢查后仿真網(wǎng)表一致性檢查原理圖網(wǎng)表第十三張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1414設(shè)計(jì)規(guī)則檢查(DRC, Design Rule Check)設(shè)計(jì)規(guī)則是以器件的特征尺寸為基準(zhǔn)，根據(jù)制造工藝水平及其它考慮，制定出的一整套關(guān)于各掩膜相關(guān)層上圖形自身尺寸及圖形間相對(duì)尺寸的允許范圍。設(shè)計(jì)規(guī)則檢查則是檢查版圖中各掩膜相關(guān)層上圖形的各種尺寸，保證無(wú)一違反規(guī)定的設(shè)計(jì)規(guī)則。設(shè)計(jì)規(guī)則的范圍很寬，項(xiàng)

10、目繁多，但其中多數(shù)規(guī)則是關(guān)于圖形邊與邊之間的距離規(guī)范，包括寬度檢查、面積檢查、內(nèi)間距檢查和外間距檢查。第十四張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1415電學(xué)設(shè)計(jì)規(guī)則(ERC, Electronic Rule Check) 電學(xué)設(shè)計(jì)規(guī)則檢測(cè)出沒有電路意義的連接錯(cuò)誤，（短路、開路、孤立布線、非法器件等），介于設(shè)計(jì)規(guī)則與行為級(jí)分析之間，不涉及電路行為實(shí)現(xiàn)：提取版圖網(wǎng)表，ERC軟件網(wǎng)表提取工具：邏輯連接復(fù)原第十五張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1416網(wǎng)表一致性檢查(LVS, Layout vs Schematic Check)LVS是指把從版圖中根據(jù)器件與

11、節(jié)點(diǎn)識(shí)別提取出的電路同原設(shè)計(jì)的電路進(jìn)行對(duì)比檢查，要求兩者在結(jié)構(gòu)上達(dá)到一致。 LVS要對(duì)比檢查的結(jié)構(gòu)單元，版圖中提取出的電路和原設(shè)計(jì)的網(wǎng)表必須化作同一形式的網(wǎng)表結(jié)構(gòu)，即相同形式的結(jié)構(gòu)單元的互聯(lián)，兩者才具有可比性。如果兩者不一致，其錯(cuò)誤大體分為兩類：不一致點(diǎn)（節(jié)點(diǎn)不一致、器件不一致）失配器件實(shí)現(xiàn)：網(wǎng)表提取，LVS軟件第十六張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1417后仿真是指版圖完成后提取芯片內(nèi)部寄生參數(shù)后的得到最準(zhǔn)確的門延時(shí)和互連線延時(shí)的仿真。后仿真包括：邏輯仿真、時(shí)序分析、功耗分析、電路可靠性分析等輸出結(jié)果所有檢查驗(yàn)證無(wú)誤，布圖結(jié)果轉(zhuǎn)換為GDSII格式的掩膜文件。然后通過(guò)掩

12、膜版發(fā)生器或電子束制版系統(tǒng)，將掩膜文件轉(zhuǎn)換生成掩膜版。后仿真設(shè)計(jì)成功！第十七張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14186.2 SOC技術(shù)簡(jiǎn)介基本概念SOC：System on chip 片上系統(tǒng)系統(tǒng)集成芯片Soc基本特征：SOC是VLSI技術(shù)的最新產(chǎn)物。SOC是實(shí)現(xiàn)現(xiàn)代電子系統(tǒng)的重要途徑。SOC技術(shù)涉及：集成電路制造技術(shù)；設(shè)計(jì)技術(shù)；電子系統(tǒng)設(shè)計(jì)理論；軟件工程等。SOC芯片采用超深亞微米（VDSM）或納米IC制造技術(shù)。SOC的復(fù)雜性！絕大多數(shù)設(shè)計(jì)廠商不可能覆蓋全部技術(shù)領(lǐng)域，不可能也沒有必要在設(shè)計(jì)上完全采用自主設(shè)計(jì)方法。大量采用IP核來(lái)完成設(shè)計(jì)已成為一種趨勢(shì)。第十八張，PPT

13、共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1419 IP核軟核 是用可綜合的RTL描述或者通用庫(kù)元件的網(wǎng)表形式表示的可復(fù)用模塊。用戶須負(fù)責(zé)實(shí)際的實(shí)現(xiàn)和版圖。固核 是指在結(jié)構(gòu)和拓?fù)溽槍?duì)性能和面積通過(guò)版圖規(guī)劃，甚至可用某種工藝技術(shù)進(jìn)行優(yōu)化的可復(fù)用模塊。它們以綜合好的代碼或通過(guò)庫(kù)元件的網(wǎng)表形式存在。硬核 是指在性能、功率和面積上經(jīng)過(guò)優(yōu)化并映射到特定工藝技術(shù)的可復(fù)用模塊。它們以完整的布局布線的網(wǎng)表和諸如GDSII（一種版圖數(shù)據(jù)文件格式）格式的固定版圖形式存在。分類可移植性聯(lián)合性易用性價(jià)格軟核好高高高固核中中中中硬核差低低低第十九張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1420 SO

14、C組成結(jié)構(gòu)用戶設(shè)計(jì)的算法模塊CPU模塊DSP模塊Memory模塊模-數(shù)轉(zhuǎn)換器(ADC)、數(shù)-模轉(zhuǎn)換器(DAC)鎖相環(huán)(PLL)運(yùn)算放大器(OpAmp)電壓調(diào)節(jié)器(Band ap Voltage Reference)晶振單元直流電壓轉(zhuǎn)換器(DC-DC converter)I/O模塊無(wú)線傳輸模塊圖像處理模塊第二十張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1421SOC組成結(jié)構(gòu)第二十一張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1422SOC應(yīng)用領(lǐng)域第二十二張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1423 SOC設(shè)計(jì)SOC芯片設(shè)計(jì): 芯片設(shè)計(jì)=系統(tǒng)設(shè)計(jì);SO

15、C的設(shè)計(jì)包括：芯片設(shè)計(jì)測(cè)試方法設(shè)計(jì)軟件系統(tǒng)設(shè)計(jì)PCB 板設(shè)計(jì)系統(tǒng)和分系統(tǒng)設(shè)計(jì)SOC的設(shè)計(jì)涉及領(lǐng)域：系統(tǒng)硬件軟件測(cè)試等學(xué)科 各領(lǐng)域的界線越來(lái)越模糊，趨向融合。SOC芯片的設(shè)計(jì)同樣按層次劃分，與VLSI 設(shè)計(jì)方法一致，同樣分為：系統(tǒng)設(shè)計(jì)、行為設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)、版圖設(shè)計(jì)，第二十三張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1424 SOC芯片設(shè)計(jì)流程系統(tǒng)功能定義HDL Description內(nèi)部表示硬件結(jié)構(gòu)生成軟件結(jié)構(gòu)生成聯(lián)合驗(yàn)證芯片結(jié)構(gòu)設(shè)計(jì)芯片邏輯設(shè)計(jì)芯片電路設(shè)計(jì)芯片版圖設(shè)計(jì)軟件系統(tǒng)設(shè)計(jì)測(cè)試方案設(shè)計(jì)PCB設(shè)計(jì)系統(tǒng)總成第二十四張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2

16、022/8/1425 基于平臺(tái)的SOC設(shè)計(jì)方法在超深亞微米（納米）工藝階段：SoC架構(gòu)設(shè)計(jì)的工作量將超過(guò)物理設(shè)計(jì)；嵌入式軟件開發(fā)的工作量將超過(guò)硬件設(shè)計(jì)；需要大幅縮減架構(gòu)開發(fā)時(shí)間，更早地進(jìn)行軟件開發(fā)并完成SoC驗(yàn)證，才能保證SoC芯片的上市時(shí)間并控制設(shè)計(jì)成本。目前，解決SoC技術(shù)瓶頸的方法就是提高設(shè)計(jì)的抽象級(jí)，采用基于平臺(tái)的方法設(shè)計(jì)SoC芯片?；谄脚_(tái)的SoC設(shè)計(jì)方法帶來(lái)一系列新的變化：硬件描述語(yǔ)言傾向于采用C+/SystemC及其方法來(lái)仿真SoC和嵌入式軟件，可比傳統(tǒng)的RTL方法快50萬(wàn)倍。改VLSI設(shè)計(jì)的自頂向下方法為層次性設(shè)計(jì)方法；在RTL實(shí)現(xiàn)之前，使用最優(yōu)的系統(tǒng)模型或虛擬原型并行開發(fā)應(yīng)用

17、軟件和系統(tǒng)軟件，效率要比在RTL/C級(jí)驗(yàn)證快幾個(gè)數(shù)量級(jí)。使用模型構(gòu)建可復(fù)用設(shè)計(jì)平臺(tái)，可快速造就新的派生設(shè)計(jì)。第二十五張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1426 MPEG算法 視頻處理 雷達(dá)信號(hào)處理器 Cadence的SoC Encounter設(shè)計(jì)平臺(tái) Mentor的Platform Express設(shè)計(jì)平臺(tái) Synopsys的Galaxy設(shè)計(jì)平臺(tái) ARM的PrimeXsys+RealView設(shè)計(jì)平臺(tái) Altera DSP/SOPC Builder設(shè)計(jì)平臺(tái) ARM公司的CPU系列 Motorola公司的系列 Artisan公司的系列 TI公司的DSP系列 Altera公司Ni

18、os系列Customer自主設(shè)計(jì)模塊EDA工具IP核提供商（嵌入式系統(tǒng)）第二十六張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14276.3 VLSI設(shè)計(jì)發(fā)展方向VLSI發(fā)展趨勢(shì)先進(jìn)工藝(高集成度、低功耗）系統(tǒng)化設(shè)計(jì)方法（SOC，SOPC，結(jié)構(gòu)化ASIC）EDA技術(shù) FPGA發(fā)展趨勢(shì)向高密度、高速度、寬頻帶方向發(fā)展向低成本、低價(jià)格的方向發(fā)展向低電壓、低功耗和綠色化方向發(fā)展結(jié)構(gòu)化ASIC可編程片上系統(tǒng)SOPC動(dòng)態(tài)可重配置DRFPGA單片群集器COD第二十七張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/1428ALTERA StratixII顛覆了四輸入查找表(LUT)是FPG

19、A最佳選擇的傳統(tǒng)觀念,輸入數(shù)可變的自適應(yīng)邏輯模塊(ALM)作為FPGA的基本結(jié)構(gòu)單元TSMC 90nm工藝，9層金屬，1.2內(nèi)核電壓ALM數(shù)目:6240-71760；等效邏輯單元(LE)數(shù)目:15.6-17.94萬(wàn)個(gè)，而130 nm Stratix FPGA的最大容量是8萬(wàn)個(gè)邏輯單元DSP（包含4個(gè)18*18乘法器）數(shù)目：12-96PLL數(shù)目：6-12最大可用I/O數(shù)目：358-1158RAM數(shù)目：M512 RAM：104-930；M4K RAM：78-768；M-RAM（512K）：0-9Stratix-II比第一代Stratix器件的邏輯利用率平均提高了25%；性能快50%。Stratix

20、II器件使用了128位密鑰的高級(jí)加密標(biāo)準(zhǔn)（AES）算法對(duì)配置的比特流進(jìn)行加密， 密鑰存放在外部配置器件中，可以對(duì)QuartusII軟件生成的加密配置文件進(jìn)行解密，不需要外部電池。1.高密度、高速度、寬頻帶第二十八張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14292、低成本、低價(jià)格第二十九張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14303、低電壓、低功耗和綠色化Xilinx為用戶提供1.2v,1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇Altera為用戶提供1.5v,1.8v,2.5v，3.3v和5v可編程邏輯系列選擇第三十張，PPT共三十六頁(yè)，創(chuàng)

21、作于2022年6月2022/8/14314、結(jié)構(gòu)化ASIC復(fù)雜功能FPGA設(shè)計(jì)，考慮通過(guò)技術(shù)上的融合在ASIC與FPGA之間尋找一條“中間道路”。LSI Logic、NEC 、AMISemiconductor、Fujitsu、Chip Express、Lightspeed 、Semiconductor和Altera等都是結(jié)構(gòu)化ASIC技術(shù)的推動(dòng)者結(jié)構(gòu)化ASIC核心思路具有類似FPGA粗顆粒邏輯單元的門電路陣列派生產(chǎn)品預(yù)先在硅片上嵌入必要的功能電路模塊，開發(fā)者只需要對(duì)少數(shù)的金屬布線層進(jìn)行個(gè)性化編程以完成設(shè)計(jì)，不需要象ASIC設(shè)計(jì)那樣設(shè)計(jì)芯片所有掩模層需要更少的可由用戶配置的金屬層和通孔層結(jié)構(gòu)化A

22、SIC獨(dú)特的開發(fā)方法使得其很難在短期內(nèi)得到更多開發(fā)工具商的支掩模成本的大幅降低0.13m工藝的每項(xiàng)結(jié)構(gòu)化ASIC設(shè)計(jì)的掩模費(fèi)用大約為10萬(wàn)美元，而相同工藝條件下ASIC設(shè)計(jì)其掩模成本將達(dá)到65萬(wàn)美元。結(jié)構(gòu)化ASIC市場(chǎng)將從2002年的110萬(wàn)美元增加到2007年的8.48億美元。隨著工藝線寬的減小，結(jié)構(gòu)化ASIC在掩模成本上的經(jīng)濟(jì)性將更加明顯第三十一張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14325、片上可編程系統(tǒng)SOPCSOPC含義 是一種特殊的嵌入式微處理器系統(tǒng)它是片上系統(tǒng)（SOC），單個(gè)芯片完成整個(gè)系統(tǒng)的主要功能它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，

23、并具備軟硬件在系統(tǒng)可編程的功能SOPC的基本特征嵌入式處理器IP Core為核心（多處理器）具有小容量片內(nèi)高速RAM資源豐富的IP Core資源可供靈活選擇（ASIC）足夠的片上可編程邏輯資源處理器調(diào)試接口和FPGA編程接口共用或并存可能包含部分可編程模擬電路單芯片、低功耗、微封裝SOPC優(yōu)點(diǎn)降低成本，提高系統(tǒng)整體性能縮短設(shè)計(jì)迭代周期：FPGA設(shè)計(jì)靈活，設(shè)計(jì)迭代周期短降低硬件系統(tǒng)設(shè)計(jì)風(fēng)險(xiǎn)極大程度提高設(shè)計(jì)靈活性，可重構(gòu)、可升級(jí)第三十二張，PPT共三十六頁(yè)，創(chuàng)作于2022年6月2022/8/14336、動(dòng)態(tài)可重配置DRFPGA（Dynamically Reconfigurab le FPGA）靜態(tài)

24、可重配置： 在上電以后, 將存放在FPGA 外部的非易失性存儲(chǔ)器中的配置數(shù)據(jù)一次性加載到FPGA 內(nèi)部的配置存儲(chǔ)器SRAM 中。在系統(tǒng)運(yùn)行期間, SRAM 中的配置數(shù)據(jù)始終保持不變。當(dāng)系統(tǒng)再次啟動(dòng)時(shí), 則可以通過(guò)加載不同的配置數(shù)據(jù)來(lái)改變FPGA 的邏輯功能。動(dòng)態(tài)可重配置： 指在系統(tǒng)運(yùn)行期間, 隨時(shí)可以通過(guò)對(duì)FPGA 的重新配置來(lái)改變其邏輯功能, 而且并不影響系統(tǒng)的正常運(yùn)行。FPGA 邏輯功能的改變?cè)跁r(shí)間上保持動(dòng)態(tài)連續(xù)。能夠動(dòng)態(tài)地改變數(shù)字邏輯系統(tǒng)的功能。必要性大提高數(shù)字邏輯系統(tǒng)的自適應(yīng)能力提高對(duì)邏輯資源的利用率：對(duì)某些字邏輯系統(tǒng), 并非其所有的邏輯在任何時(shí)刻都處在激活或工作狀態(tài), 可以將整個(gè)設(shè)計(jì)從時(shí)間上分解成多個(gè)模塊,