FPGACPLD結(jié)構(gòu)原理探素課件

1、EDA技術(shù)與VHDL 第2章FPGA/CPLD結(jié)構(gòu)原理第1頁，共104頁。第2頁 由基本門電路可構(gòu)成兩類數(shù)字電路： 組合電路：輸出總是當(dāng)前輸入狀態(tài)的函數(shù)。 時序電路：輸出總是當(dāng)前系統(tǒng)狀態(tài)和當(dāng)前輸入狀態(tài)的函數(shù)。 任何組合邏輯函數(shù)都可化為“與或”表達式。 于是人們提出了用乘積項可編程邏輯結(jié)構(gòu)作為基本PLD器件的原理結(jié)構(gòu)。2.1 概述 任何時序電路都可由組合電路加上存儲元件（鎖存器、觸發(fā)器、RAM等）構(gòu)成。第2頁，共104頁。第3頁圖2-1 基本PLD器件的原理結(jié)構(gòu)圖 2.1 概述 第3頁，共104頁。第4頁2.1 概述 2.1.1 PLD的發(fā)展歷程 熔絲編程的PROM和PLA器件 AMD公司推出P

2、AL器件 GAL器件 FPGA器件 EPLD器件 CPLD器件 內(nèi)嵌復(fù)雜功能模塊的SoPC 第4頁，共104頁。第5頁2.1 概述 2.1.2 PLD分類 圖2-2 按集成度(PLD)分類 第5頁，共104頁。第6頁 乘積項結(jié)構(gòu)器件：CPLD 查找表結(jié)構(gòu)器件：FPGA 3、按編程工藝分類 1）熔絲（Fuse）型 2）反熔絲（Antifuse）型 以上兩種類型的器件稱為OTP（One Time Programmable)器件。2、按結(jié)構(gòu)分類第6頁，共104頁。第7頁 3）EPROM（Erasable Programmable ROM）型 稱為：紫外線擦除可編程器件。特點：可多次編程。 4）EEP

3、ROM（Electrical EPROM）型 稱為：電擦除可編程器件。特點：擦除速度快，方便。 5）flash 型，稱為：閃存可編程器件。 特點：編程、擦除速度更快，方便，使用壽命長。 6）SRAM（ Static RAM ） 稱為：SRAM查找表結(jié)構(gòu)器件。特點：編程速度快， 上電需再次編程。按編程工藝分類(續(xù)前)第7頁，共104頁。第8頁2.2 簡單PLD結(jié)構(gòu)原理 2.2.1 邏輯元件符號表示 圖2-3 兩種不同版本的國際標(biāo)準(zhǔn)邏輯門符號對照表 第8頁，共104頁。第9頁2.2.1 邏輯元件符號表示 圖2-4 PLD的互補緩沖器 圖2-5 PLD的互補輸入 圖2-6 PLD中與陣列表示 圖2-

4、7 PLD中或陣列的表示 圖3-8 陣列線連接表示 第9頁，共104頁。第10頁2.2.2 PROM結(jié)構(gòu)原理圖2-9 PROM基本結(jié)構(gòu) 2.2簡單PLD結(jié)構(gòu)原理第10頁，共104頁。第11頁 PROM中的地址譯碼器是完成PROM存儲陣列的行的選擇，其邏輯函數(shù)是： 顯然，所得到式子都可以看成是邏輯與運算第11頁，共104頁。第12頁圖2-10 PROM的邏輯陣列結(jié)構(gòu)邏輯函數(shù)表示：第12頁，共104頁。第13頁M07M06M05M04M03M02M01M00M17M16M15M14M13M12M11M10M27M26M25M24M23M22M21M20M37M36M35M34M33M32M31M3

5、0W0W1W2W3F7 F6 F5 F4 F3 F2 F1 F0A1 A0 0 0 0 1 1 0 1 1M行,列列線（或）F0=M30W3+M20W2+M10W1+M00W0F1=M31W3+M21W2+M11W1+M01W0 F7=M37W3+M27W2+M17W1+M07W0行線（與）以兩條地址線A1,A0為例第13頁，共104頁。第14頁用PROM實現(xiàn)組合邏輯電路功能實現(xiàn)的函數(shù)為：固定連接點（與）編程連接點（或）第14頁，共104頁。第15頁圖2-11 PROM表達的PLD圖陣列圖2-12 用PROM完成半加器邏輯陣列第15頁，共104頁。 例1 用PROM設(shè)計一個代碼轉(zhuǎn)換電路，將4位

6、二進制碼轉(zhuǎn)換為Gray碼。第16頁，共104頁。第17頁第17頁，共104頁。 例2 用PROM設(shè)計發(fā)生器，其輸入為4位二進制碼輸出為8421碼。電路串行產(chǎn)生常數(shù)，取其小數(shù)點后15位。第18頁，共104頁。十進制數(shù)8421碼5421碼2421碼余3碼00000000000000011100010001000101002001000100010010130011001100110110401000100010001115010110001011100060110100111001001701111010110110108100010111110101191001110011111100常用BCD

7、碼第19頁，共104頁。第20頁，共104頁。第21頁，共104頁。第22頁不足之處：與陣列為全譯碼陣列，器件的規(guī)模將隨著輸入信號數(shù)量n的增加，成2n指數(shù)級增長。因此PROM一般只用于數(shù)據(jù)存儲器。第22頁，共104頁。第23頁2.2.3 PLA結(jié)構(gòu)原理圖2-13 PLA邏輯陣列示意圖 2.2 簡單PLD結(jié)構(gòu)原理第23頁，共104頁。第24頁2.2.3 PLA結(jié)構(gòu)原理 圖2-14 PLA與 PROM的比較 2.2 簡單PLD結(jié)構(gòu)原理第24頁，共104頁。 例3 用PLA設(shè)計一個代碼轉(zhuǎn)換電路，將十進制的8421轉(zhuǎn)換為余三碼。第25頁，共104頁。第26頁，共104頁。 例4 用PLA設(shè)計8421碼

8、加1計數(shù)器，并用七段顯示器顯示計數(shù)狀態(tài)。第27頁，共104頁。第28頁第28頁，共104頁。第29頁，共104頁。第30頁，共104頁。七段數(shù)碼顯示器工作原理共陰極接法第31頁，共104頁。顯示代碼概念9的顯示代碼第32頁，共104頁。第33頁，共104頁。第34頁，共104頁。第35頁與陣列可編程，或陣列固定使器件簡化。或陣列固定明顯影響了器件編程的靈活性2.2.4 PAL 2.2 簡單PLD結(jié)構(gòu)原理第35頁，共104頁。第36頁2.2.4 PAL 圖2-15 PAL結(jié)構(gòu) 圖2-16 PAL的常用表示 2.2 簡單PLD結(jié)構(gòu)原理第36頁，共104頁。第37頁AnBnCnAnBnCnAnBnC

9、nAnBnCnAnBnAnCnBnCn用PAL實現(xiàn)全加器第37頁，共104頁。第38頁圖2-17 一種PAL16V8的部分結(jié)構(gòu)圖 第38頁，共104頁。第39頁通用陣列邏輯器件是繼PAL器件之后，在20世紀(jì)80年代中期推出的一種低密度可編程邏輯器件。它在結(jié)構(gòu)上采用了輸出邏輯宏單元（OLMC Output Logic Macro Cell）結(jié)構(gòu)形式。在工藝上吸收了EEPROM的浮柵技術(shù)，具有可擦除、可重新編程、數(shù)據(jù)可長期保存和可重新組合結(jié)構(gòu)的特點。2.2.5 GAL 2.2 簡單PLD結(jié)構(gòu)原理第39頁，共104頁。第40頁2.2.5 GAL 圖2-18 GAL16V8的結(jié)構(gòu)圖 邏輯宏單元輸入/輸

10、出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列 第40頁，共104頁。GAL器件輸出邏輯宏單元（OLMC）11100100TSMUX1&0 1PTMUX111DQC10 1OMUX10 11 0100FMUX或門控制多路開關(guān)輸出多路開關(guān)反饋多路開關(guān)XOR(n)VCCAC0AC1(n)輸出使能多路開關(guān)QAC0AC1(n)AC1(m)時鐘CP使能控制OE來自相鄰OLMC(m)輸出I/O(n)反饋到與陣列來自與陣列OLMC(n)返回PTMUXTSMUXOMUXFMUX可編程乘積項多路開關(guān)，用于控制第一乘積項可編程輸出多路開關(guān)，用于選擇輸出信號是經(jīng)異或門直接輸出還是經(jīng)D觸發(fā)器輸出可編程三態(tài)多路開

11、關(guān)，用于選擇三態(tài)輸出緩沖器的使能信號可編程反饋多路開關(guān)，用于選擇不同的信號反饋給與陣列的輸入端第41頁，共104頁。GAL器件輸出邏輯宏單元（OLMC）11100100TSMUX1&0 1PTMUX111DQC10 1OMUX10 11 0100FMUX或門控制多路開關(guān)輸出多路開關(guān)反饋多路開關(guān)XOR(n)VCCAC0AC1(n)輸出使能多路開關(guān)QAC0AC1(n)AC1(m)時鐘CP使能控制OE來自相鄰OLMC(m)輸出I/O(n)反饋到與陣列來自與陣列OLMC(n)返回PTMUXTSMUXOMUXFMUX可編程乘積項多路開關(guān)，用于控制第一乘積項可編程輸出多路開關(guān)，用于選擇輸出信號是經(jīng)異或門直

12、接輸出還是經(jīng)D觸發(fā)器輸出可編程三態(tài)多路開關(guān)，用于選擇三態(tài)輸出緩沖器的使能信號可編程反饋多路開關(guān)，用于選擇不同的信號反饋給與陣列的輸入端第42頁，共104頁。三態(tài)輸出使能控制011101110用戶定義使用100功能控制電平AC1(n)AC0表1 PTMUX功能表寄存器型輸出組合型輸出組合型輸出110110組合型輸出00功能AC1(n)AC0表3 OMUX功能表由OE確定高阻用戶編程確定110110使能00輸出功能AC1(n)AC0表2 TSMUX功能表本級內(nèi)部寄存器輸出反饋鄰近OLMC輸出作輸入本級OLMC輸出反饋110110無反饋00功能AC1(m)AC1(n)AC0表4 FMUX功能表返回第

13、43頁，共104頁。第44頁第44頁，共104頁。第45頁 圖2-19 寄存器輸出結(jié)構(gòu) 1寄存器模式。 圖2-20 寄存器模式組合雙向輸出結(jié)構(gòu) 2.2.5 GAL 2.2 簡單PLD結(jié)構(gòu)原理第45頁，共104頁。第46頁圖2-21 組合輸出雙向結(jié)構(gòu) 2復(fù)合模式。 圖2-22 復(fù)合型組合輸出結(jié)構(gòu) 2.2.5 GAL 2.2 簡單PLD結(jié)構(gòu)原理第46頁，共104頁。第47頁圖2-23 反饋輸入結(jié)構(gòu) 3簡單模式。 圖2-24 輸出反饋結(jié)構(gòu) 圖2-25 簡單模式輸出結(jié)構(gòu) 2.2.5 GAL結(jié)構(gòu)原理 2.2 簡單PLD結(jié)構(gòu)原理第47頁，共104頁。第48頁2.3 CPLD的結(jié)構(gòu)及其工作原理圖2-26 M

14、AX3000A系列的單個宏單元結(jié)構(gòu) 第48頁，共104頁。第49頁 MAX3000包含了32256個宏單元。 每16個宏單元組成一個邏輯陣列塊LAB （Logic Array Block）每個宏單元含有一個可編程與陣，固定或 陣，可配置寄存器。2.3 CPLD的結(jié)構(gòu)及其工作原理第49頁，共104頁。第50頁CPLD內(nèi)部結(jié)構(gòu)（Altera的MAX3000A系列）邏輯陣列模塊I/O單元連線資源邏輯陣列模塊中包含多個宏單元第50頁，共104頁。第51頁1、邏輯陣列塊LABMAX7000結(jié)構(gòu)主要是由多個LAB組成的陣列，以及之間的連線組成。多個LAB通過可編程連線陣PIA（Programmable I

15、nterconnect Array）和全局總線連在一起。全局總線從所有的專用輸入、I/O引腳和宏單元饋入信號。每個LAB的輸入信號：1）通用邏輯輸入的PIA的36個信號；2）全局控制信號，用于寄存器的輔助功能；3）從I/O引腳到寄存器的直接輸入通道。2.3 CPLD的結(jié)構(gòu)及其工作原理第51頁，共104頁。第52頁圖2-27 MAX3000的結(jié)構(gòu) 1邏輯陣列塊(LAB) 2.3 CPLD的結(jié)構(gòu)及其工作原理第52頁，共104頁。第53頁圖2-26 MAX3000A系列的單個宏單元結(jié)構(gòu) 第53頁，共104頁。第54頁2宏單元 邏輯陣列、乘積項選擇矩陣、可編程寄存器 每個寄存器可按三種時鐘模式工作全局

16、時鐘信號。接入每個寄存器的CLK端，能實現(xiàn)最快的時鐘到輸出功能。全局時鐘信號并由高電平有效的時鐘信號使能。用乘積項實現(xiàn)一個陣列時鐘。由于時鐘來自宏單元或I/O引腳，其速度稍慢。2.3 CPLD的結(jié)構(gòu)及其工作原理第54頁，共104頁。第55頁宏單元內(nèi)部結(jié)構(gòu)乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器第55頁，共104頁。第56頁 每個宏單元中有一個“共享擴展項”，乘積項經(jīng)非門后回饋到邏輯陣列中；還存在一個“并聯(lián)擴展項”，乘積項從鄰近宏單元借位而來。 雖然大部分邏輯函數(shù)能夠用在每個宏單元的5個乘積項實現(xiàn)，但更復(fù)雜的邏輯函數(shù)可以利用其他宏單元，以提供所需的邏輯資源。即利用共享和并聯(lián)擴展乘積項，直接送到本

17、LAB的任意一個宏單元中。3擴展乘積項 2.3 CPLD的結(jié)構(gòu)及其工作原理第56頁，共104頁。第57頁擴展乘積項說明：共享擴展項：每個LAB有16個共享擴展項，即每個宏單元提供一個單獨的乘積項，可被LAB內(nèi)任何一個或全部宏單元使用和共享。并聯(lián)擴展項：宏單元中一些沒被使用的乘積項，可分配到鄰近的宏單元去。使用擴展項允許最多20個乘積項直接送到宏單元的“或”邏輯。其中5個是本身的，15個并聯(lián)乘積項是從本LAB中鄰近宏單元借用的。2.3 CPLD的結(jié)構(gòu)及其工作原理第57頁，共104頁。第58頁圖2-28 共享擴展乘積項結(jié)構(gòu) 2.3 CPLD的結(jié)構(gòu)及其工作原理第58頁，共104頁。第59頁圖2-29

18、 并聯(lián)擴展項饋送方式 第59頁，共104頁。第60頁4可編程連線陣列(PIA) 圖2-30 PIA信號布線到LAB的方式 不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯，這個全局總線是一種可編程的通道。2.3 CPLD的結(jié)構(gòu)及其工作原理第60頁，共104頁。第61頁5I/O控制塊 圖2-31 MAX3000A系列器件的I/O控制塊 允許每個I/O引腳單獨配置為：輸入、輸出和雙向。第61頁，共104頁。第62頁三態(tài)門控接地：I/O引腳為專用輸入引腳。三態(tài)門控接Vcc：I/O引腳為普通輸出引腳。優(yōu)化設(shè)計：1、減緩輸出緩沖器的電壓擺率（Slow Rate），以降低開關(guān)噪聲

19、。2、可編程的速度或功率優(yōu)化。注意MAX3000系列的工作電壓：E、S系列：5.0VA、AE系列：3.3VB系列：2.5V2.3 CPLD的結(jié)構(gòu)及其工作原理第62頁，共104頁。第63頁 FPGA（現(xiàn)場可編程門陣列）采用另一種可編程邏輯形成方式，即可編程的查找表LUT（Look Up Table）結(jié)構(gòu)。LUT是可編程的最小邏輯單元。2.4 FPGA的結(jié)構(gòu)與工作原理 第63頁，共104頁。第64頁2.4.1 查找表邏輯結(jié)構(gòu)圖2-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)圖2-32 FPGA查找表單元2.4 FPGA的結(jié)構(gòu)與工作原理 第64頁，共104頁。第65頁一個N輸入查找表 (LUT，Look Up

20、Table)可以實現(xiàn)N個輸入變量的任何邏輯功能，如 N輸入“與”、 N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（ LUT）實現(xiàn)。輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模塊 第65頁，共104頁。第66頁查找表的基本原理實際邏輯電路LUT的實現(xiàn)方式 a,b,c,d 輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010.0.01111111111N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊級連的方式第66頁，共104頁。第67頁N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實

21、現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連的方式查找表的基本原理第67頁，共104頁。第68頁 查找表中的數(shù)就是SRAM陣列中所存邏輯函數(shù)的真值，查找表的輸入就是SRAM的地址輸入。 用LUT實現(xiàn)邏輯函數(shù)的過程，是將邏輯函數(shù)的真值表事先存儲在LUT的存儲單元中，當(dāng)邏輯函數(shù)的輸入變量取不同組態(tài)時，相應(yīng)組態(tài)的二進制取值構(gòu)成SRAM的地址，選中相應(yīng)地址對應(yīng)的SRAM單元，也就得到了輸入變量組合對應(yīng)的邏輯值。2.4 FPGA的結(jié)構(gòu)與工作原理 第68頁，共104頁。第69頁2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-34 Cyclone LE結(jié)構(gòu)圖 第69頁，共104頁。第70頁2.4.2

22、Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-35 Cyclone LE普通模式 第70頁，共104頁。第71頁2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-36 CycloneIII LE動態(tài)算術(shù)模式 第71頁，共104頁。第72頁2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-37 CycloneIII LAB結(jié)構(gòu) 第72頁，共104頁。第73頁2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-38 LAB陣列間互連第73頁，共104頁。第74頁2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理 圖2-39 LAB控制信號生成 第74頁，共104頁。第75頁2.4.2 C

23、yclone 系列器件的結(jié)構(gòu)與原理 圖2-40 嵌入式乘法器 第75頁，共104頁。第76頁2.4 FPGA的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 圖2-40 時鐘網(wǎng)絡(luò)的時鐘控制 第76頁，共104頁。第77頁2.4 FPGA的結(jié)構(gòu)及其工作原理 圖2-42 LVDS連接 2.4.2 Cyclone 系列器件的結(jié)構(gòu)與原理 第77頁，共104頁。第78頁2.5 硬件測試圖2-43 邊界掃描電路結(jié)構(gòu) 2.5.1 內(nèi)部邏輯測試 2.5.2 JTAG邊界掃描測試 第78頁，共104頁。第79頁2.5.2 JTAG邊界掃描測試 引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test

24、Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(Test Clock Input)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，

25、該引腳可選)。表2-1 邊界掃描IO引腳功能 第79頁，共104頁。第80頁圖2-44 邊界掃描數(shù)據(jù)移位方式 2.5.2 JTAG邊界掃描測試 第80頁，共104頁。第81頁圖2-45 JTAG BST系統(tǒng)內(nèi)部結(jié)構(gòu) 注：Tap:測試存取通道IR:指令寄存器DR:測試數(shù)據(jù)寄存器SHIFT_DR:數(shù)據(jù)寄存器移位SHIFT_IR:指令寄存器移位第81頁，共104頁。第82頁圖2-46 JTAG BST系統(tǒng)與與FPGA器件關(guān)聯(lián)結(jié)構(gòu)圖 第82頁，共104頁。第83頁第83頁，共104頁。第84頁2.5 硬件測試圖2-47 JTAG BST選擇命令模式時序 2.5.2 JTAG邊界掃描測試 第84頁，共1

26、04頁。第85頁2.5 硬件測試2.5.2 JTAG邊界掃描測試 TAP控制器的命令模式有： SAMPLEPRELOAD指令模式 EXTEST指令模式 BYPASS指令模式 IDCODE指令模式 USERCODE指令模式 2.5.3 嵌入式邏輯分析儀 第85頁，共104頁。第86頁2.6 PLD產(chǎn)品概述 2.6.1 Lattice公司的PLD器件 1. ispLSI器件系列 1. ispLSI系列器件 2. MACHXO系列 3. MACH4000系列 4. LatticeSC FPGA系列 5. LatticeECP3 FPGA系列 第86頁，共104頁。第87頁2.6 PLD產(chǎn)品概述 2.

27、6.1 Lattice公司CPLD器件系列 2. ispLSI器件的結(jié)構(gòu)與特點 （1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能。（3）邊界掃描測試功能。（4）加密功能。（5）短路保護功能。第87頁，共104頁。第88頁2.6 PLD產(chǎn)品概述 2.6.1 Lattice公司的PLD器件 3. ispMACH4000系列 4. Lattice EC & ECP系列 ispMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件

28、系列。 第88頁，共104頁。第89頁2.6 PLD產(chǎn)品概述 2.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列 3. XC9500 & XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 5. Xilinx的IP核 第89頁，共104頁。第90頁2.6 PLD產(chǎn)品概述 2.6.3 Altera公司的FPGA和CPLD器件系列 1. Stratix II 系列FPGA 2. Stratix系列FPGA 3. ACEX系列FPGA 4. FLEX系列F

29、PGA 5. MAX系列CPLD 6. Cyclone系列FPGA低成本FPGA 7. Cyclone II系列FPGA 8. MAX II系列器件 9. Altera宏功能塊及IP核 第90頁，共104頁。第91頁2.6 PLD產(chǎn)品概述 2.6.4 Actel公司的FPGA器件 2.6.5 Altera公司的FPGA配置方式與配置器件器 件功能描述封裝形式EPC216956801位，3.3/5V供電20腳PLCC、32 腳 TQFPEPC110464961位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440 8001位，3.3/5V供電8腳PDIP、20腳PLCC表2-2 A

30、ltera FPGA常用配置器件 第91頁，共104頁。第92頁引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND2.7 CPLD/FPGA的編程與配置 表2-3 圖2-48接口各引腳信號名稱 基于電可擦除存儲單元的EEPROM或Flash技術(shù)。 基于SRAM查找表的編程單元。 基于反熔絲編程單元。 第92頁，共104頁。第93頁2.7 CPLD/FPGA的編程與配置 2.7.1 JTAG方式的在系統(tǒng)編程 圖2-48 CPLD編程下載連接圖 第93頁，共104頁。第94頁2.7 CPLD/FPGA的編程與配置 2.7.1 JTAG方式的在系統(tǒng)編