《可編程邏輯實(shí)驗(yàn)》實(shí)驗(yàn)七 移位寄存器設(shè)計(jì)

1、實(shí)驗(yàn)七 移位寄存器設(shè)計(jì)1實(shí)驗(yàn)?zāi)康模╝）掌握移位寄存器電路設(shè)計(jì)的方法。( b) 通過(guò)開(kāi)發(fā)CPLD來(lái)實(shí)現(xiàn)時(shí)序邏輯電路的功能。2示例（1）設(shè)計(jì)一個(gè)四位串行輸入并行輸出的移位寄存器。該寄存器有一個(gè)串行數(shù)據(jù)輸入端d；一個(gè)時(shí)鐘輸入端clk；一個(gè)四位數(shù)據(jù)輸出端q。源程序：Library ieee;Use ieee.std_logic_1164.all;Entity shifter isPort(d,clk:in std_logic; q:out std_logic_vector(3 downto 0);End;Architecture atl of shifter isBegin Process(clk)

2、Begin if( clkevent ang clk=1)then q0=d; q1=q0; q2=q1; q3=q2; end if; end process;End;(2)74194移位寄存器的設(shè)計(jì)源程序：Library ieee;Use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;Entity shift1 isPort(clk,Rd, sr,sl,s1,s0:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto

3、0);End;Architecture rtl of shift1 isSignal a: std_logic_vector(3 downto 0);Begin q=a; Process(clk,rd) Begin if Rd=0 then a=”0000”;elsif( clkevent and clk=1)then if (s1=0 and s0=0)thena=d; elsif s1=1 and s0=1then if a=”1111”then temp:=”0000”; co=1; else temp:=temp+1 co:=0; end if; end if; end if; q= temp; end process;End;3實(shí)驗(yàn)內(nèi)容 (1) 設(shè)計(jì)一個(gè)能自啟動(dòng)的環(huán)形計(jì)數(shù)器實(shí)現(xiàn)如圖4-7-1所示狀態(tài)轉(zhuǎn)換圖。（2）節(jié)日彩燈電路設(shè)計(jì) 要求當(dāng)輸入連續(xù)脈沖時(shí)，4個(gè)彩燈（發(fā)光二極管）既可以從右向左逐位亮繼而逐位滅，又可以從左向右逐位亮繼而逐位滅。4注意事項(xiàng)電路工作之前應(yīng)進(jìn)行初始化。5預(yù)習(xí)要求（1）完成實(shí)驗(yàn)內(nèi)容。的電路設(shè)計(jì)任務(wù)。（2）預(yù)習(xí)環(huán)行計(jì)數(shù)器的自啟動(dòng)問(wèn)題，弄清楚怎樣使環(huán)型計(jì)數(shù)器正常工作。（3）自制各電路的狀態(tài)轉(zhuǎn)換表，在實(shí)驗(yàn)過(guò)程中填寫(xiě)數(shù)據(jù)。6實(shí)驗(yàn)報(bào)告（1）總結(jié)