正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器

1、EDA設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)課程論文 PAGE 18EDA設(shè)計(jì)基礎(chǔ)實(shí)驗(yàn)課程論文題 目 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器 學(xué) 院 專業(yè)班級(jí) 通信班 學(xué)生姓名 大彬哥 指導(dǎo)教師 大力會(huì) 摘 要介紹了Verilog-HDL語言在正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器中的具體應(yīng)用,給出了仿真波形,說明了實(shí)現(xiàn)電子電路的自動(dòng)化設(shè)計(jì)(EDA)過程和EDA技術(shù)在現(xiàn)代數(shù)字系統(tǒng)中的重要地位及作用.關(guān)鍵詞：Verilog-HDL EDA 仿真 Abstract Introduces the Verilog HDL - language in positive and negative pulse width digital modulatio

2、n signal generator in the specific application and simulation waveform is given, and illustrates the process of electronic design automation (EDA) of the circuit and EDA technology in the important position and role of modern digital system. Keywords: Verilog-HDL；EDA；Simulation目錄 TOC o 1-3 h z u HYP

3、ERLINK l _Toc357886881 摘 要 PAGEREF _Toc357886881 h I HYPERLINK l _Toc357886882 Abstract PAGEREF _Toc357886882 h II HYPERLINK l _Toc357886883 第1章 緒論 PAGEREF _Toc357886883 h 1 HYPERLINK l _Toc357886884 1.1 概述 PAGEREF _Toc357886884 h 1 HYPERLINK l _Toc357886885 1.2 脈寬調(diào)制技術(shù)的研究現(xiàn)狀 PAGEREF _Toc357886885 h 1

4、 HYPERLINK l _Toc357886886 1.2.1 脈寬調(diào)制技術(shù)的應(yīng)用 PAGEREF _Toc357886886 h 1 HYPERLINK l _Toc357886887 1.2.2 脈寬調(diào)制的優(yōu)點(diǎn) PAGEREF _Toc357886887 h 1 HYPERLINK l _Toc357886888 第2章 脈寬調(diào)制系統(tǒng)的基本原理 PAGEREF _Toc357886888 h 2 HYPERLINK l _Toc357886889 2.1 EDA技術(shù) PAGEREF _Toc357886889 h 2 HYPERLINK l _Toc357886890 2.1.1 EDA

5、技術(shù)的優(yōu)勢(shì) PAGEREF _Toc357886890 h 2 HYPERLINK l _Toc357886891 2.1.2EDA的發(fā)展趨勢(shì) PAGEREF _Toc357886891 h 2 HYPERLINK l _Toc357886892 2.2 Quartus 軟件 PAGEREF _Toc357886892 h 3 HYPERLINK l _Toc357886893 2.1.1 Quartus 簡介 PAGEREF _Toc357886893 h 3 HYPERLINK l _Toc357886894 2.1.2 Quartus 的功能 PAGEREF _Toc357886894

6、h 3 HYPERLINK l _Toc357886895 2.3 Verilog-HDL語言 PAGEREF _Toc357886895 h 4 HYPERLINK l _Toc357886896 2.3.1 語言簡介 PAGEREF _Toc357886896 h 4 HYPERLINK l _Toc357886897 2.3.2 Verilog-HDL主要能力 PAGEREF _Toc357886897 h 4 HYPERLINK l _Toc357886898 第3章 信號(hào)發(fā)生器設(shè)計(jì)過程 PAGEREF _Toc357886898 h 8 HYPERLINK l _Toc3578868

7、99 3.1核心設(shè)計(jì) PAGEREF _Toc357886899 h 8 HYPERLINK l _Toc357886900 3.2 分頻器的設(shè)計(jì) PAGEREF _Toc357886900 h 10 HYPERLINK l _Toc357886901 第4章 軟件仿真及硬件驗(yàn)證 PAGEREF _Toc357886901 h 11 HYPERLINK l _Toc357886902 4.1軟件仿真 PAGEREF _Toc357886902 h 11 HYPERLINK l _Toc357886903 4.2 硬件驗(yàn)證 PAGEREF _Toc357886903 h 14 HYPERLINK

8、 l _Toc357886904 4.2.1 引腳鎖定 PAGEREF _Toc357886904 h 14 HYPERLINK l _Toc357886905 4.2.2下載驗(yàn)證 PAGEREF _Toc357886905 h 14 HYPERLINK l _Toc357886906 結(jié)論 PAGEREF _Toc357886906 h 16 HYPERLINK l _Toc357886907 參考文獻(xiàn) PAGEREF _Toc357886907 h 17 HYPERLINK l _Toc357886908 附錄 PAGEREF _Toc357886908 h 18第1章 緒論1.1 概述脈

9、寬調(diào)制(PWM)是利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制與變換的許多領(lǐng)域中。1.2 脈寬調(diào)制技術(shù)的研究現(xiàn)狀脈寬調(diào)制（PWM）基本原理：控制方式就是對(duì)逆變電路開關(guān)器件的通斷進(jìn)行控制，使輸出端得到一系列幅值相等的脈沖，用這些脈沖來代替正弦波或所需要的波形。也就是在輸出波形的半個(gè)周期中產(chǎn)生多個(gè)脈沖，使各脈沖的等值電壓為正弦波形，所獲得的輸出平滑且低次諧波少。按一定的規(guī)則對(duì)各脈沖的寬度進(jìn)行調(diào)制，即可改變逆變電路輸出電壓的大小，也可改變輸出頻率。1.2.1 脈寬調(diào)制技術(shù)的應(yīng)用PWM控制技術(shù)主要應(yīng)用在電力電子技術(shù)行業(yè)，具體講，包括風(fēng)力發(fā)電、電機(jī)調(diào)速

10、、直流供電等領(lǐng)域，由于其四象限變流的特點(diǎn)，可以反饋再生制動(dòng)的能量，對(duì)于目前國家提出的節(jié)能減排具有積極意義。通過改變導(dǎo)通時(shí)間占總時(shí)間的比例，也就是占空比，達(dá)到調(diào)整電壓和頻率的目的。廣泛用于調(diào)壓調(diào)頻，針對(duì)各種類型的電機(jī)應(yīng)用，是最突出的。PWM軟件法控制充電電流PWM在推力調(diào)制中的應(yīng)用在LED中的應(yīng)用1.2.2 脈寬調(diào)制的優(yōu)點(diǎn) PWM的一個(gè)優(yōu)點(diǎn)是從處理器到被控系統(tǒng)信號(hào)都是數(shù)字形式的，無需進(jìn)行數(shù)模轉(zhuǎn)換。讓信號(hào)保持為數(shù)字形式可將噪聲影響降到最小。噪聲只有在強(qiáng)到足以將邏輯1改變?yōu)檫壿?或?qū)⑦壿?改變?yōu)檫壿?時(shí)，也才能對(duì)數(shù)字信號(hào)產(chǎn)生影響。對(duì)噪聲抵抗能力的增強(qiáng)是PWM相對(duì)于模擬控制的另外一個(gè)優(yōu)點(diǎn)，而且這也是在

11、某些時(shí)候?qū)WM用于通信的主要原因。從模擬信號(hào)轉(zhuǎn)向PWM可以極大地延長通信距離。在接收端，通過適當(dāng)?shù)腞C或LC網(wǎng)絡(luò)可以濾除調(diào)制高頻方波并將信號(hào)還原為模擬形式?？傊?，PWM既經(jīng)濟(jì)、節(jié)約空間、抗噪性能強(qiáng)，是一種值得廣大工程師在許多設(shè)計(jì)應(yīng)用中使用的有效技術(shù)。第2章 脈寬調(diào)制系統(tǒng)的基本原理2.1 EDA技術(shù)EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語

12、言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。1.2 EDA的優(yōu)勢(shì)及其發(fā)展趨勢(shì)2.1.1 EDA技術(shù)的優(yōu)勢(shì)1.用HDL對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)，從而可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。2.EDA工具之所以能夠完成各種自動(dòng)設(shè)計(jì)過程，關(guān)鍵是有種類庫的支持，如邏輯仿真時(shí)的模擬庫、邏輯綜合時(shí)的綜合庫、版圖綜合時(shí)的版圖庫、測(cè)試綜合時(shí)的測(cè)試庫等。3.某些HDL本身也是文檔型的語言（如VHDL）

13、，極大地簡化了設(shè)計(jì)文檔的管理。4.EDA中最為矚目的功能，最具現(xiàn)代化電子設(shè)計(jì)技術(shù)特征的功能，是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。2.1.2EDA的發(fā)展趨勢(shì)1.超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（Deep-Submicron）工藝，如0.13um、90nm已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已經(jīng)成為可能。2.由于工藝不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡單地補(bǔ)碼忽略，這就對(duì)EDA工具提出了更高的要求。同時(shí)，也使得IC生產(chǎn)線的投資更為巨大。3.高性能的EDA工具得到長足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)

14、計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。4.市場對(duì)電子產(chǎn)品提出了更高的要求，從而也對(duì)系統(tǒng)的集成度不斷提出更高的要求。同時(shí)，設(shè)計(jì)的效率也成了一個(gè)產(chǎn)品能否成功的因素，促使EDA工具應(yīng)用更為廣泛。2.2 Quartus 軟件2.1.1 Quartus 簡介Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用

15、，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。此外，Quartus II 通過和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏

16、輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。Maxplus II 作為Altera的上一代PLD設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設(shè)計(jì)輔助工具，集成了SOPC和HardCopy設(shè)計(jì)流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)

17、計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。2.1.2 Quartus 的功能Quartus II提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL和VHDL完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片（電路）平面布局連線編輯； LogicLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí)/時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用SignalTap II邏輯分析工具進(jìn)行嵌入式的邏輯分析；

18、 支持 軟件 源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 使用組合 編譯方式可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件； 能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。2.3 Verilog-HDL語言Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HD

19、L和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。2.3.1 語言簡介Verilog HDL是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證

20、方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然，完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子

21、系統(tǒng)進(jìn)行描述。2.3.2 Verilog-HDL主要能力基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。* 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。* 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語言中。* 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。* 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式使用門和模塊實(shí)例語句描述建模。* Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類

22、型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。* 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。* 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗?。* Verilog HDL不再是某些公司的專有語言而是IEEE標(biāo)準(zhǔn)。* 人和機(jī)器都可閱讀Verilog 語言，因此它可作為EDA的工具和設(shè)計(jì)者之間的交互語言。* Verilog HDL語言的描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。PLI是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。* 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（RTL）到算法級(jí)，包

23、括進(jìn)程和隊(duì)列級(jí)。* 能夠使用內(nèi)置開關(guān)級(jí)原語在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。* 同一語言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。* Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。* 在行為級(jí)描述中，Verilog HDL不僅能夠在RTL級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。* 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。* Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。* Verilog

24、HDL 還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和（按位或）。* 高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。* 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。* 提供強(qiáng)有力的文件讀寫能力。* 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。2.3.3 模塊技術(shù)模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個(gè)設(shè)計(jì)的結(jié)構(gòu)可使用開關(guān)級(jí)原語、門級(jí)原語和用戶定義的原語方式描述; 設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述; 時(shí)序行為使用過程結(jié)構(gòu)描述。一個(gè)模塊可以在另一個(gè)模塊中調(diào)

25、用。一個(gè)模塊的基本語法如下：module module_name (port_list);Declarations:reg, wire, parameter, input, output, inout, function, task, . . . Statements:Initial statementAlways statementModule instantiationGate instantiationUDP instantiationContinuous assignmentendmodule模塊的定義從關(guān)鍵字module開始，到關(guān)鍵字endmodule結(jié)束，每條Verilog HDL

26、語句以“；”做為結(jié)束（塊語句、編譯向?qū)?、endmodule等少數(shù)除外）。一個(gè)完整的Verilog模塊由以下五個(gè)部分組成：1 模塊定義行：module module_name (port_list);2 說明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語句定義設(shè)計(jì)的功能和結(jié)構(gòu)。說明部分和語句可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性, 最好將所有的說明部分放在語句前。說明部分包括：寄存器，線網(wǎng)，參數(shù)：reg, wire, parameter端口類型說明行：input, output, inout函數(shù)、任務(wù)

27、：function, task, 等3 描述體部分：這是一個(gè)模塊最重要的部分，在這里描述模塊的行為和功能，子模塊的調(diào)用和連接，邏輯門的調(diào)用，用戶自定義部件的調(diào)用，初始態(tài)賦值，always塊，連續(xù)賦值語句等等。4 結(jié)束行，以endmodule結(jié)束，注意后面沒有分號(hào)了。以下為建模一個(gè)半加器電路的模塊的簡單實(shí)例。module HalfAdder (A, B, Sum, Carry);input A, B;output Sum, Carry;assign #2 Sum = A B;assign #3 Carry = A & B;endmodule模塊的名字是HalfAdder。 模塊有4個(gè)端口: 兩個(gè)

28、輸入端口A和B，兩個(gè)輸出端口Sum和Carry。由于沒有定義端口的位數(shù), 所有端口大小都為1位；同時(shí), 由于沒有各端口的數(shù)據(jù)類型說明, 這四個(gè)端口都是線網(wǎng)數(shù)據(jù)類型。模塊包含兩條描述半加器數(shù)據(jù)流行為的連續(xù)賦值語句。從這種意義上講，這些語句在模塊中出現(xiàn)的順序無關(guān)緊要，這些語句是并發(fā)的。每條語句的執(zhí)行順序依賴于發(fā)生在變量A和B上的事件。在模塊中，可用下述方式描述一個(gè)設(shè)計(jì)：1) 數(shù)據(jù)流方式;2) 行為方式;3) 結(jié)構(gòu)方式;4) 上述描述方式的混合。1選擇VHDL還是verilog HDL這是一個(gè)初學(xué)者最常見的問題。其實(shí)兩種語言的差別并不大，他們的描述能力也是類似的。掌握其中一種語言以后，可以通過短期的

29、學(xué)習(xí)，較快的學(xué)會(huì)另一種語言。 選擇何種語言主要還是看周圍人群的使用習(xí)慣，這樣可以方便日后的學(xué)習(xí)交流。當(dāng)然，如果您是集成電路（ASIC）設(shè)計(jì)人員，則必須首先掌握verilog，因?yàn)樵贗C設(shè)計(jì)領(lǐng)域，90%以上的公司都是采用verilog進(jìn)行IC設(shè)計(jì)。對(duì)于PLD/FPGA設(shè)計(jì)者而言，兩種語言可以自由選擇。設(shè)計(jì)人員通過計(jì)算機(jī)對(duì)HDL語言進(jìn)行邏輯仿真和邏輯綜合，方便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。常用的Verilog HDL語言開發(fā)軟件有Altera公司的MAX+PLUS II，Quartus II和Xilinx公司的Foundation ISE第3章 信號(hào)發(fā)生器設(shè)計(jì)過程3.1核心設(shè)計(jì)此信號(hào)發(fā)生器是由兩個(gè)完

30、全相同的可自加載加法計(jì)數(shù)器COUNT4組成的，它的輸出信號(hào)的高低電平脈寬可分別由兩組4位預(yù)置數(shù)進(jìn)行控制。3.1.1 可自加載加法計(jì)數(shù)器如果將初始值可預(yù)置的加法計(jì)數(shù)器的進(jìn)位信號(hào)作為本計(jì)數(shù)器的初始預(yù)置加載信號(hào)LD，則可構(gòu)成計(jì)數(shù)初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器，如圖3.1所示。這就是本設(shè)計(jì)的核心部分。圖3.1.2 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的核心部分取頂層文件中信號(hào)PINT，當(dāng)計(jì)數(shù)器1輸出COUNT1=1時(shí)，PINT=0；當(dāng)計(jì)數(shù)器2輸出COUNT2上升沿脈沖到來時(shí)，PSINT=1。將PINT賦予信號(hào)發(fā)生器的輸出端PSOUT，就可以得到高低電平寬度可調(diào)的方波信號(hào)。先將預(yù)置數(shù)設(shè)置好，則C

31、OUNT1輸出1后，由LD1=NOT PINT=1，計(jì)數(shù)器1立刻進(jìn)行預(yù)置，重新計(jì)數(shù)；計(jì)數(shù)器2亦然。于是產(chǎn)生持續(xù)的可調(diào)脈寬信號(hào)發(fā)生器。其相應(yīng)的Verilog-HDL程序如下：module COUNT4(CLK,LD,D,COUNT); / a basic counter 計(jì)數(shù)器input CLK,LD; input3:0 D; output COUNT; reg3:0 CTT; reg COUNT; always (posedge CLK) begin if(LD) CTT=D; /加載 else if (CTT=1) CTT=D; else CTT=CTT-1; /減計(jì)數(shù) end always

32、 (CTT) begin if(CTT=1) COUNT=1; /產(chǎn)生變化的輸出脈沖 else COUNT=0; end endmodule 3.2 分頻器的設(shè)計(jì)分頻器部分，獲得便于試驗(yàn)觀察的時(shí)鐘信號(hào) 。程序設(shè)計(jì)如下：module clk_div(clk_out,clk_in); input clk_in; output clk_out; reg clk_out; reg25:0 counter; /50_000_000=1011_1110_1011_1100_0010_0000_00 parameter cnt=50_000_000; / 50MHz is the sys clk,50_00

33、0_000=2FAF080 always (posedge clk_in) begin counter=counter+1; if(counter=cnt/2-1) begin clk_out=!clk_out; counter=0; end end endmodule第4章 軟件仿真及硬件驗(yàn)證4.1軟件仿真程序運(yùn)行成功結(jié)果圖圖4.1.1 運(yùn)行結(jié)果取A,B為隨機(jī)信號(hào)輸入，CLK是占空比為50%的波形信號(hào)，得時(shí)序仿真波形圖圖4.1.2 EDA仿真波形圖RTL級(jí)電路時(shí)鐘信號(hào)接到分頻器的輸入端clk_in，分頻器的輸出端clk_out接到預(yù)置計(jì)數(shù)器的脈沖輸入端CLK。它的作用是將高頻信號(hào)分成低頻信號(hào)

34、。圖4.1.4 分頻模塊此計(jì)數(shù)器是一個(gè)4位二進(jìn)制數(shù)的預(yù)置計(jì)數(shù)器，預(yù)置計(jì)數(shù)器比普通計(jì)數(shù)器多了一個(gè)預(yù)置端LD和預(yù)置數(shù)據(jù)端D。當(dāng)LD=1或0時(shí)，在下一個(gè)時(shí)鐘脈沖過后，計(jì)數(shù)器輸出端預(yù)置數(shù)D，CLK為脈沖信號(hào)輸入端，時(shí)鐘信號(hào)經(jīng)分頻后接到CLK端， COUNT為計(jì)數(shù)溢出輸出端。圖4.1.5 計(jì)數(shù)器模塊CLK接分頻器的輸出端clk_out輸出的分頻信號(hào)，A,B端可隨機(jī)接入脈沖信號(hào)，也可以給定指定的脈沖信號(hào)，PSOUT端接顯示器件。圖4.1.6 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器模塊4.2 硬件驗(yàn)證4.2.1 引腳鎖定輸入時(shí)鐘CLK接50MHZ的時(shí)鐘管腳PIN_153，A、B預(yù)置數(shù)輸入利用8個(gè)撥碼開關(guān)可實(shí)現(xiàn)，A、B各

35、占4個(gè)?？烧{(diào)脈寬的輸出POUT可接PIN_76，以便用發(fā)光二極管的亮滅速度來觀察結(jié)果。如表4.2.1表4.2.1 管腳鎖定列表4.2.2下載驗(yàn)證通過LED燈觀察實(shí)驗(yàn)結(jié)果：在EDA開發(fā)板上驗(yàn)證所設(shè)計(jì)的電路，向目標(biāo)芯片Cyclone系列的EP1C12Q240C8下載適配后的邏輯設(shè)計(jì)文件，通過PIN_6,PIN_8，PIN_12，PIN_16，對(duì)應(yīng)的4個(gè)撥碼開關(guān)輸入控制高電平信號(hào)脈寬的預(yù)置數(shù)（對(duì)應(yīng)于A輸入），再通過PIN_226，PIN_234、PIN_236、PIN_2對(duì)應(yīng)的4個(gè)撥碼開關(guān)輸入控制低電平信號(hào)脈寬的預(yù)置數(shù)（對(duì)應(yīng)于B輸入），輸出端接一個(gè)LED燈，當(dāng)時(shí)鐘信號(hào)到來的時(shí)候，根據(jù)燈的亮滅來判斷輸

36、出，燈亮?xí)r，表示輸出高電平脈寬，燈滅時(shí)，表示輸出低電平脈寬，通過改變撥碼開關(guān)，來控制輸出脈沖寬度。（注意：頻率要小，否則看不到方波，所以加了一個(gè)分頻器。）通過示波器來觀察波形輸出，其輸出波形如圖4.2.2所示圖4.2.2 示波器顯示的結(jié)果從示波器顯示的波形可以看出，正負(fù)脈寬的時(shí)間隨輸入兩組預(yù)置數(shù)的不同而相應(yīng)的發(fā)生變化從而實(shí)現(xiàn)了占空比可調(diào)的目的。結(jié)論在傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。一般都是先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對(duì)每個(gè)子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計(jì)電路板，最后進(jìn)行實(shí)測(cè)與調(diào)試。顯

37、然，手工設(shè)計(jì)的缺點(diǎn)讓人越來越不可接受。故而，EDA技術(shù)變得越來越重要，作為當(dāng)代大學(xué)生，要與時(shí)俱進(jìn)，更要掌握這種電子自動(dòng)化設(shè)計(jì)。通過EDA的模擬編譯、適配、仿真，可以大大縮短設(shè)計(jì)周期，降低設(shè)計(jì)成本。EDA仿真測(cè)試技術(shù)只需通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對(duì)系統(tǒng)的目標(biāo)器件進(jìn)行所謂邊界掃描測(cè)試、嵌入式邏輯分析儀的應(yīng)用，這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。至于課設(shè)報(bào)告中涉及到的WORD排版知識(shí)，隨著一次次課設(shè)的進(jìn)行，也一點(diǎn)點(diǎn)積累，現(xiàn)在可以說是得心應(yīng)手。至少在排版時(shí)不會(huì)遇到障礙?？傊敬握n設(shè)，讓我重新熟悉了Quartus、WORD兩個(gè)常用軟件，也復(fù)習(xí)了一遍Verilog-HDL語言的相關(guān)知識(shí)，又熟悉了一遍用VHDL語言進(jìn)行編程的過程。參考文獻(xiàn)1潘松，黃繼業(yè).EDA技術(shù)與VHDL（第2版）.北京:清華大學(xué)