數(shù)字電子技術基礎全套課件完整版電子教案最新板

1、數(shù)字電子技術基礎1.1 概述1.2 邏輯函數(shù)與邏輯運算1.3 常用數(shù)制1.4 二進制數(shù)的運算1.5 常用碼制1.6 本章小結 在數(shù)量上和時間上都是不連續(xù)變化的，即離散的。 模擬量（analog quantity） 數(shù)字量（digital quantity） 在時間和數(shù)量上都連續(xù)變化的物理量。1.1 概述本章內容解析 常用數(shù)制 邏輯函數(shù)與邏輯運算 常用碼制 邏輯運算的基本概念 真值表 本課程中的第一種重要工具進位計數(shù)制二-十進制碼數(shù)制與碼制 的關系圖 邏輯命題：一組成立或不成立的輸入條件通過某些 邏輯運算決定了輸出結論是否成立。 1.2 邏輯函數(shù)與邏輯運算1.2.1 邏輯運算的基本概念邏輯邏輯運

2、算邏輯命題邏輯電路邏輯：事物的因果關系，也叫邏輯關系。數(shù)字電路：用來實現(xiàn)邏輯命題的電路， 也稱為邏輯電路。 邏輯運算：1.2.2 真值表邏輯真值表1. 定義 一種用來描述邏輯函數(shù)的全部真?zhèn)侮P系的表格。 真值表2. 真值表的結構A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 13輸入、1輸出 的邏輯函數(shù)3. 真值表的列寫過程【例1.2.1】設計一個汽車發(fā)動機報警系統(tǒng)，列寫真值表。系統(tǒng)要求：在油箱缺油、水箱缺水、發(fā)動機溫度過高時，系統(tǒng)報警燈點亮。 A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111111

3、解：（1）選取變量并賦值，確定真值表的結構。（2）根據系統(tǒng)的具體邏輯功能，列寫真值表。3 輸入、1 輸出的邏輯函數(shù)設定變量：輸入為 A、B、C 輸出為 F4. 總結真值表的三句話 真值表是描述邏輯功能的最底層工具； 真值表是先結構而后內容的，列寫時，輸入部分 從全0到全1，遞增順序全排列，以防漏狀態(tài)； 真值表是想出來的，不是算出來的。第二章 2.3 節(jié)中詳述真值表的整體分析法1.3 常用數(shù)制1.3.1 進位計數(shù)制R 進制的數(shù)按權對位展開相加： R ： 進位基數(shù) i ： 各數(shù)位的序號 n、m : 整數(shù)、小數(shù)部分的位數(shù)1. 十進制數(shù)（Decimal）- 逢十進一數(shù)碼：0 9位權：2. 二進制數(shù)（B

4、inary） - 逢二進一數(shù)碼：0 ，1位權：數(shù)碼：0 7位權：4. 十六進制數(shù) (Hexadecimal) -逢十六進一數(shù)碼：0 9 , A(10) , B(11) , C(12) , D(13) , E(14) , F(15)位權：任意(N)進制數(shù)展開式的普遍形式：3. 八進制數(shù)（Octal）- 逢八進一1.3.2 進位計數(shù)制間的轉換1. 二進制 十進制轉換按權對位展開相加將（157）10轉換為二進制數(shù) 2. 十進制 二進制轉換整數(shù)連除，取余逆序 十進制整數(shù) N 的轉換 0 1 1 20 2 20 4 21 9 21 19 21 39 20 78 21 157 2余數(shù)余數(shù)余數(shù)余數(shù)余數(shù)余數(shù)余

5、數(shù)余數(shù)2. 十進制 二進制轉換 小數(shù)連乘，取整順序 十進制純小數(shù) M 的轉換 將（0.825）10轉換為二進制數(shù) 循環(huán)整數(shù)整數(shù)整數(shù)整數(shù)整數(shù)整數(shù)整數(shù)整數(shù) 1 2.126.0 1 .6128.0 0 .8024.0 0 .4022.0 1 2.126.0 0 .023.0 1 3.1265.0 1 65.12825.0=2. 十進制 二進制轉換 有小數(shù)部分，也有整數(shù)部分的十進制數(shù)的轉換 整數(shù)、純小數(shù)分別轉換，然后將結果組合起來。 3. 八進制、十六進制 十進制轉換按權對位展開相加4. 十進制 八進制、十六進制轉換整數(shù)、純小數(shù)分別轉換，然后將結果組合起來。 例：將（35.8125）10 轉換為八進制

6、數(shù)和十六進制數(shù) 注意結果數(shù)位的排列順序（35.8125）10 =（43.64）8 =（23.D）165. 二進制 八進制、二進制 十六進制轉換分組對位轉化，順序不變（10011010. 111101）2 =（232.75）8 （316.54）8 =（11001110. 1011）2 （10011010. 111101）2=（9A.F4）16 （3B6.5F）16 =（1110110110. 01011111）2 6. 各類進位計數(shù)制之間的轉換總結數(shù)制轉換形式變化二進制類型十進制類型二進制數(shù)十進制數(shù)八進制數(shù)十六進制數(shù)BCD碼形式變化1.4 二進制數(shù)的運算1.4.1 二進制數(shù)的算術運算1.4.2

7、原碼、反碼和補碼包括加、減、乘、除四則運算運算規(guī)則與十進制完全相同，只是進位基數(shù)變?yōu)?21.5 常用碼制1.5.1 二 - 十進制碼用二進制碼元來表示十進制數(shù)的代碼。二-十進制碼十進制碼 BCD碼每 1 位十進制數(shù)必須用 4 位二進制碼元來表示。 兩個前提知識BCD碼的種類多樣性BCD碼的本質BCD碼的種類多樣性BCD碼的本質 四位二進制碼元共有16種組合（00001111），從中取出10種組合來表示“0、1、2、9”，這樣的選擇（即編碼方案）自然不是唯一的。由此可知，BCD碼的編碼方案是相當多樣化的。 BCD碼是用二進制碼元表示的十進制數(shù)。 十進制數(shù)8421碼余3碼2421碼5421碼格雷碼

8、012345678900000001001000110100010101100111100010010011010001010110011110001001101010111100000000010010001101001011110011011110111100000001001000110100100010011010101111000000000100110010011001110101010011001000幾種常見的BCD碼 1 8421碼十進制數(shù)8421碼01234567890000000100100011010001010110011110001001選用00001001（前十種

9、組合）表示09。四位碼元的各位權值分別為8、4、2、1，故稱為8421碼。8421碼、2421碼、5421碼都是有權值碼。 編碼方案固定，是唯一的。 有權值碼明 碼2 用BCD碼表示十進制數(shù) 將（001101001000. 01010111）8421轉換為十進制數(shù)： （0011 0100 1000. 0101 0111）8421 =（348.57）10 將（692. 41）10轉換為8421 BCD碼： （692. 41）10 =（0110 1001 0010. 0100 0001）8421 3 數(shù)制與碼制的總結八、十六進制是二進制數(shù)的特殊形式（數(shù)位壓縮）BCD 碼是十進制數(shù)的特殊形式（數(shù)位擴

10、展）二進制類型十進制類型二進制數(shù)十進制數(shù)八進制數(shù)十六進制數(shù)數(shù)制轉換形式變化BCD碼形式變化1. 定義 奇校驗碼偶校驗碼信息位 + 校驗位某種數(shù)字代碼 以減少代碼產生錯誤的可能，或者在發(fā)生錯誤時能發(fā)現(xiàn)或糾正。避免出錯檢錯糾錯 僅有一位 奇偶校驗碼1.5.3 可靠性代碼2. 8421 BCD 奇偶校驗碼 十進制數(shù)8421奇校驗碼8421偶校驗碼0123456789 校驗位 1 0 0 1 0 1 1 0 0 1 信息位 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001信息位 校驗位0000 00001 10010 10011 00100 10101

11、 00110 00111 11000 11001 03. 奇偶校驗碼的檢糾錯性能 0110 1發(fā)送8421奇校驗碼，校驗位在信息位之后 收到_0010100111奇偶校驗碼只能檢一位錯，且不能糾錯。 生成和檢測電路結構簡單，成本低廉。 傳輸錯誤，重發(fā)！ 0110 10110 14. 格雷碼 十進制數(shù)8421碼格雷碼0123456789000000010010001101000101011001111000100100000001001100100110011101010100110010004. 格雷碼 格雷碼順序變化時，每一次轉換只有一位碼元改變，從而避免產生“過渡噪聲”。0100 0011

12、 0011 0111 0101 3 40010 0110 2.1 概述2.2 基本邏輯運算2.3 常用復合邏輯2.4 本章小結2.1 概述真值表的理解與應用 基本內容基本邏輯運算：與、或、非常用復合邏輯：與非、與或、與或非、異或、同或含義，功能，表達式，門電路符號等專 題異或與同或的“四點四結論”重要工具2.2 基本邏輯運算2.2.1 邏輯“與”1. 含義2. 功能3. 表達式4. 門符號 當一個邏輯命題的所有條件（輸入）同時成立時，結論（輸出）才成立。 A BF0 00 11 01 10001ABFABFAB&F矩形輪廓符號特定外形符號曾用符號2.2.2 邏輯“或”1. 含義2. 功能3.

13、表達式4. 門符號 一個邏輯命題的所有條件（輸入）中，只要有一個成立，結論（輸出）就成立。 A BF0 00 11 01 10111矩形輪廓符號特定外形符號曾用符號ABFABFAB1F2.2.3 邏輯“非”1. 含義2. 功能3. 表達式4. 門符號 邏輯命題的條件不成立時，結論必成立，條件成立時，結論必不成立，AF0110矩形輪廓符號特定外形符號曾用符號簡言之，結論是條件的否定。AFA1FAF1. 問題的引入 常用的邏輯運算 基本邏輯運算 常用復合邏輯與非或與非或非與或非異或同或邏輯功能邏輯功能真值表的應用2.3 常用復合邏輯2. 與非、或非 ABFABFAB&FABFABFAB1FA BF

14、0 00 11 01 1A BF0 00 11 01 1見0得1，全1得0見1得0，全0得12. 與非、或非 111010003. 與或非AB&CD1FABCD+FABFCDA B C DFA B C DF 3. 與或非0 0 0 00 0 0 10 0 1 0 0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111101110111000004. 總結真值表的整體分析法 真值表是描述邏輯功能的最底層工具； 真值表是先結構而后內容的，列寫時，輸入部分 從全0到全

15、1，遞增順序全排列，以防漏狀態(tài)； 真值表是想出來的，不是算出來的。5. 真值表列寫的訓練A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100011111010000001. 異或、同或的“四點” 2 輸入異或、同或的功能異或同或A BF=ABF=AB0 00 11 01 101101001 表達式 名稱 邏輯門符號“模 2 加”運算“符合”邏輯,有時也叫“異或非”2.3.4 “異或”和“同或”2. 異或、同或的 “四結論”結論1： 2 輸入異或、同或的功能A

16、BF=ABF=AB0 00 11 01 101101001結論2： 2 輸入異或、同或的關系互為反函數(shù)，即非關系AB=1 同或門的另一種符號2. 異或、同或的 “四結論”結論3： n 輸入異或的功能A BF=AB0 00 11 01 10110A B C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1輸入中，有奇數(shù)個1時，輸出值為1 ； 有偶數(shù)個1時，輸出值為0 。AB00111100ABC011010012. 異或、同或的 “四結論”結論4： n 輸入異或、同或的關系ABn為偶數(shù)時，異或、同或互為非關系；n為奇數(shù)時，異或、同或功能相同。ABC110000110

17、1101001A B CABABC0 0 00 0 10 1 00 1 1001101101 0 01 0 11 1 01 1 1110010013. 總結 表達式 名稱 邏輯門符號2輸入異或2輸入同或2輸入異或、同或 的關系n 輸入異或n 輸入異或、同或 的關系n 輸入同或4. 自測考察5. 課后思考 A0 = ? A1 = ? n 輸入異或、同或的典型應用奇偶校驗碼的產生與檢測電路3.1 概述3.2 邏輯代數(shù)中的常用公式3.3 邏輯代數(shù)中的基本定律3.4 邏輯函數(shù)的五類基本形式3.5 本章小結3.1 概述邏輯代數(shù)布爾代數(shù)開關代數(shù)4個化簡公式、1個求反公式三個基本定律邏輯函數(shù)的五類基本類型

18、常量與變量之間的基本邏輯關系 交換律、結合律、分配律 吸收定律1、2、3 多余項定律 摩根定律（反演律、求反律）3.2 邏輯代數(shù)中的常用公式3.2.1 常量與常量之間、常量與變量之間的關系 01律自等律重疊律互補律公式2公式1名稱3.2.2 交換律、結合律與分配律交換律結合律分配律公式2公式1名稱【例3.2.1】證明公式A B CA+BC(A+B)(A+C)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10001111100011111真值表判定法 公式推導法3.2.2 邏輯函數(shù)的化簡公式吸收定律1吸收定律2吸收定律3公式2公式1名稱多余項定律消相鄰項消多余項消

19、多余因子化簡目的消多余項 公式的證明3.2.2 邏輯函數(shù)的化簡公式吸收定律1多余項定律吸收定律2吸收定律31. 吸收定律1 消相鄰項2. 吸收定律2、3 消多余項消多余因子吸收定律1吸收定律2吸收定律3消相鄰項消多余項消多余因子3. 綜合應用 4. 總結 卡諾圖原理公式法化簡思路吸收定律1、2、3尋找相鄰關系尋找單因子項5. 多余項定律消多余項多余項定律的推廣：證明多余項定律的推廣 5. 多余項定律 消多余項多余項定律的推廣：3.2.4 摩根定律（反演律、求反律）與之非，等于非之或 或之非，等于非之與 證明A B0 00 11 01 11110111010001000【例3.2.9】已知 ,求

20、反函數(shù) 。 解：運算形式單一，但變量個數(shù)增加時，摩根定律的推廣。 摩根定律的推廣一【例3.2.10】已知 ,求反函數(shù) 。 解：摩根定律的推廣二反演定律原函數(shù)反函數(shù)長非號不變，保證原先 運算優(yōu)先級， “與”、“或”對調； 原變量、反變量對調； 0、1對調；3.2.5 邏輯運算的優(yōu)先級別 異或、同或是同級運算，優(yōu)先級低于乘，高于加。 3.3 邏輯代數(shù)中的基本定律3.3.1 帶入定律 在任何包含變量 A 的邏輯公式中，若以另外一個邏輯表達式帶入公式中所有 A 的位置（即替換 A ），公式仍然成立。 3.3.2 反演定律原函數(shù)反函數(shù)長非號不變，保證原先 運算優(yōu)先級， “與”、“或”對調； 原變量、反變

21、量對調； 0、1對調； 例：3.3.3 對偶定律原表達式對偶式長非號不變，保證原先 運算優(yōu)先級， “與”、“或”對調； 0、1對調； 變量不變；公式1公式2 例：3.4 邏輯函數(shù)的五類基本形式 邏輯函數(shù)的形式多種多樣，每一種表達式，都對應著一種電路組成形式，表示一個確定的邏輯電路。 邏輯函數(shù)的五類基本形式：與或式與非-與非式或與式或非-或非式與或非式【例3.4.2】已知邏輯函數(shù)表達式 ，將其轉換為其他幾類常見形式。最簡與或式 解：與非-與非式與或式兩次取反，用摩根定律展開一層。 與或非式先求出反函數(shù)的與或式，然后再取反一次，不處理即可。最簡與或式 解：或與式與或非式用摩根定律展開兩層，得到或與

22、式。 或與式兩次取反，利用摩根定律展開一層。 或非-或非式與非-與非式與或非式【例3.4.2】已知邏輯函數(shù)表達式 ，將其轉換為其他幾類常見形式。 解：【例3.4.2】已知邏輯函數(shù)表達式 ，將其轉換為其他幾類常見形式?？?結 非最簡的一般表達式最簡與或式5 類基本形式的最簡式化簡變形第五章的理論基礎 完成相同的邏輯功能，可以有多種電路組成形式；不同的電路形式，完成的邏輯功能可以是相同的。 4.1 概述4.2 分立元件門電路4.3 TTL集成邏輯門4.4 TTL集電極開路門和三態(tài)門4.5 CMOS集成邏輯門4.6 本章小結4.1 概述一. 基本概念用于實現(xiàn)基本邏輯運算、常用復合邏輯運算的電子電路，

23、簡稱門電路。 邏輯門電路分 類根據內部使用器件的不同：根據內部結構的不同：TTL邏輯門COMS邏輯門 普通邏輯門特殊結構邏輯門 單位面積的半導體芯片上集成的分立元器件的個數(shù)或者基本邏輯門的個數(shù)。數(shù)字集成電路（Integrated Circuits，IC）的集成度小規(guī)模集成電路SSI 10門/片、或者 10 000門/片、或者 100 000元器件/片一. 基本概念二. 基礎知識1. 正邏輯和負邏輯 基本的邏輯規(guī)定：1“真”；0“假” 正邏輯和負邏輯： 在實際的數(shù)字系統(tǒng)中，用數(shù)字信號（UI 、UO）表示“真（1）”、“假（0）”的約定。0V5V2.4V0.8V010V5V2.4V0.8V10正邏

24、輯負邏輯二. 基礎知識2. 二極管、三極管的基本特性 二極管 外加正向電壓(正偏)二極管導通 外加反向電壓(反偏)二極管截止陰極A陽極KPN結-AK+P區(qū)N區(qū)+-正向導通區(qū)反向截止區(qū)反向擊穿區(qū)0.50.7/mA/V0二. 基礎知識2. 二極管、三極管的基本特性 三極管發(fā)射結集電結發(fā)射極emitter基極base集電極collectorNNPbiBiCecuBEiEuCEbecNPN型硅半導體三極管二. 基礎知識2. 二極管、三極管的基本特性 三極管 （1）導通放大： （3）截止：（2）飽和導通：發(fā)射結正偏，集電結反偏；發(fā)射結UBE = 0.7V發(fā)射結正偏，集電結正偏；飽和壓降UCE = UCE

25、S = 0.3V發(fā)射結反偏；發(fā)射結UBE B FA=B FAB 0 00 11 01 10 1 00 0 11 0 00 1 0輸出信息以高有效方式表達二. 1 位二進制數(shù)比較器輸出高有效輸出低有效三. 4 位二進制數(shù)比較器 74LS85芯片封裝圖功能示意圖比 較 輸 入級 聯(lián) 輸 入輸 出A3B3A2B2A1B1A0B0ABFA B001=001=001=001=001001=010010=100100100=100=100=100三. 4 位二進制數(shù)比較器 74LS85擴展：級聯(lián)輸入74LS85 (TTL) 兩片 4 位數(shù)值比較器74LS85 AB74LS85 ABVCC A3 B2 A2

26、 A1 B1 A0 B0B3 AB FAB FA=B FAB地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS85比較輸出1 8 位數(shù)值比較器低位比較結果高位比較結果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 四. 數(shù)值比較器的擴展應用 B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 ABCC15485(CMOS)擴展： 兩片4 位 8 位VDDA3 B3 FAB FABA117.3

27、.2 用或非門組成的基本 RS 觸發(fā)器一. 電路組成 狀態(tài)互補輸出直接置1端（置位端） ，高有效：直接置0端（復位端） ，高有效： 激勵信號（控制信號）二. 工作原理1、當Sd=1, Rd=0時：Qn+1 = 1， “置1”;2、當Sd=0, Rd=1時：3、當Sd=0, Rd=0時：4、當Sd=1, Rd=1時：Qn+1 = 0， “置0”;Qn+1 = Qn，“保持狀態(tài)”;Qn+1 = Qn+1=1；“禁止”;QQSRSdRdG2QG1RdSdQ11 Sd Rd Qn Qn+1說 明0 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111

28、置1 Qn+1=11 1 01 1 1禁止三. 功能描述1. 狀態(tài)表 0 1 0 1 1 001 00 01 11 10 Rd Sd 輸入現(xiàn)態(tài) Sd Rd Qn Qn+1說 明0 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 1禁止2. 狀態(tài)圖3. 邏輯表達式約束條件三. 功能描述4. 波形圖7.4 同步觸發(fā)器7.4.1 同步 RS 觸發(fā)器一. 電路組成與邏輯符號帶有時鐘控制的觸發(fā)器G3RSG4CLK&QG1RSQG2&C11S1RCLKSRQQ二. 功能描述 CLK S R Qn Qn+1說 明0

29、Qn保持10 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 1禁止1、當 CLK=1 時：電路正常工作，完成 RS 觸發(fā)器功能；2、當 CLK=0 時：輸入激勵被封鎖，輸出狀態(tài)保持不變。特征方程約束條件狀態(tài)圖波形圖C11S1RCLKSRQQ三. 記憶總結1. RS 觸發(fā)器的功能2. 激勵端名稱3. 邏輯符號的閱讀4. 輸入激勵信號高有效形式的特征方程C11S1RCLKSRQQ置0置1觸發(fā)器S為置1端（置位端）；R為置0端（復位端）確定CLK、S、R的有效方式約束條件7.4.2 同步 D 觸發(fā)器一. 電

30、路組成與邏輯符號G3RSG4CLK&QG1RSQG2&C11DCLKDQQG3RDG4CLK&S1跟隨觸發(fā)器D 觸發(fā)器的輸入激勵 D 是無所謂有效方式的。 二. 功能描述 CLK D Qn Qn+1說 明0 Qn保持10 00 100跟隨為0Qn+1=D1 01 111跟隨為1 Qn+1=D特征方程狀態(tài)圖C11DCLKDQQ波形圖三. 記憶總結1. D 觸發(fā)器的功能2. 邏輯符號的閱讀3. D 觸發(fā)器的特征方程確定CLK 的有效方式，激勵 D 是無所謂有效方式的。 跟隨觸發(fā)器C11DCLKDQQ7.4.3 同步 JK 觸發(fā)器一. 電路組成與邏輯符號置0置1及翻轉觸發(fā)器C11J1KCLKJKQQ

31、激勵端 J ：置1端（置位端），高有效：激勵端 K：置0端（復位端），高有效：二. 功能描述 特征方程CLK J K Qn Qn+1說 明0Qn保持10 0 00 0 101保持Qn+1=Qn0 1 00 1 100置0 Qn+1=01 0 01 0 111置1 Qn+1=11 1 01 1 110翻轉Qn+1=Qn狀態(tài)表 0 0 1 1 1 0 0 101 00 01 11 10 J K 輸入現(xiàn)態(tài)二. 功能描述 波形圖狀態(tài)圖三. 記憶總結1. JK 觸發(fā)器的功能2. 激勵端名稱3. 邏輯符號的閱讀4. 輸入激勵信號高有效形式的特征方程置0置1及翻轉觸發(fā)器J 為置1端（置位端）；K 為置0端（

32、復位端）確定CLK、J、K的有效方式C11J1KCLKJKQQ7.4.4 同步 T 觸發(fā)器一. 電路組成與邏輯符號翻轉觸發(fā)器C11TCLKTQQ當 T = 1時：等效于 J=K= 1，觸發(fā)器輸出狀態(tài)翻轉。 當 T = 0時：等效于 J=K= 0，觸發(fā)器輸出狀態(tài)保持。 二. 功能描述 CLK T Qn Qn+1說 明0 Qn保持10 00 101保持Qn+1=Qn1 01 110跟隨為1 Qn+1=Qn特征方程狀態(tài)圖C11TCLKTQQT 觸發(fā)器在CLK信號有效期間，輸出狀態(tài)無條件地翻轉。 必翻觸發(fā)器三. 記憶總結1. T 觸發(fā)器的功能2. 邏輯符號的閱讀3. 輸入激勵信號高有效形式的的特征方程

33、確定CLK、T 的有效方式。翻轉觸發(fā)器C11TCLKTQQ7.5 主從(脈沖)觸發(fā)器和邊沿觸發(fā)器7.5.1 主從觸發(fā)器的使用特點一. 同步觸發(fā)器的缺陷同步觸發(fā)器的“空翻現(xiàn)象” 同步觸發(fā)器工作時，在 CLK 有效期間，如果輸入激勵信號不穩(wěn)定，發(fā)生多次變化，則觸發(fā)器的狀態(tài)也必然會隨著發(fā)生多次相應變化。 在時鐘信號有效期間，輸入端的干擾信號仍然可以傳到輸出端，產生錯誤。 一. 同步觸發(fā)器的缺陷C11J1KCLKJKQQ干擾信號干擾信號二. 主從觸發(fā)器的電路結構和邏輯符號CLK 下降沿工作的主從觸發(fā)器CLK 上升沿工作的主從觸發(fā)器7.5.2 邊沿觸發(fā)器的使用特點一. 主從觸發(fā)器的缺陷主從觸發(fā)器的“一次

34、變換現(xiàn)象” 在主觸發(fā)器 CLK 信號有效期間，如果主觸發(fā)器根據輸入激勵發(fā)生了一次狀態(tài)變換后，其狀態(tài)就會保持不變，即使輸入激勵再變化，主觸發(fā)器狀態(tài)也不再改變。其后，在 CLK 信號出現(xiàn)“有效無效”的邊沿時刻，最終從觸發(fā)器的狀態(tài)不再根據觸發(fā)器功能變換，而是根據主觸發(fā)器一次變換后的狀態(tài)做激勵，進行變換，從而產生錯誤。 為了克服這一缺陷，改進電路設計，就形成了邊沿觸發(fā)器，其抗干擾能力最強，輸出狀態(tài)只在時鐘信號的上升沿，或者下降沿時刻發(fā)生變化。 二. 邊沿觸發(fā)器的邏輯符號C11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQ1. 波形圖范例C11DCLK

35、DQQtCLKtDC11J1KCLKJKQQtCLKtJtK三. 邊沿觸發(fā)器的波形圖1. 波形圖范例C11DCLKDQQtCLKtDtQ1. 波形圖范例C11J1KCLKJKQQtCLKtJtKtQ1. 波形圖范例tCLKtCLKC11DCLKQC11J1KCLKQ1. 波形圖范例tCLKC11DCLKQtQ1. 波形圖范例 tCLKtQC11J1KCLKQ1. 波形圖范例 tCLKtAtBtQCLKA B & tDQQC11D2. 總結理論基礎三種基本類型更深入的問題觸發(fā)器的功能類型直接置位端、直接復位端輸入激勵信號的有效方式確定的輸入激勵反饋生成輸入激勵前級組合邏輯生成輸入激勵多輸入激勵情

36、況多個觸發(fā)器構成電路直接置位端直接復位端C11S1RCLKSRQQSdRd異步置位異步復位7.6 觸發(fā)器使用中的其他特點7.6.1 直接置位端和直接復位端SdC11J1KCLKJ1QQ&J2K1K2RdSdC1J1CLKJ1QQJ2K1K2RdJ2K1K27.6.2 觸發(fā)器的多輸入激勵情況QQC11DCLKD1&D2SdRdQQC1CLKJ1J2SdRdD1D27.6.2 觸發(fā)器的多輸入激勵情況觸發(fā)器的功能總結C11S1RCLKSRQQC11DCLKDQQC11J1KCLKJKQQC11TCLKTQQ約束條件置 0置 1置 0置 1 及翻轉跟隨翻轉C11DCLKDQQC11J1KCLKJKQQ

37、置 0、置 1及翻轉 觸發(fā)器跟隨 觸發(fā)器觸發(fā)器的功能總結邊沿觸發(fā)器的信號有效方式C11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQC11J1KCLKJKQQ綜合范例tCLKtD1tD2tDtQ+VCCRdQQC11DCLKD1&D2tRd7.6.3 觸發(fā)器的使用范例【例7.6.2】已知圖示觸發(fā)器邏輯符號和輸入波形，設初狀態(tài)從0開始，畫出完整的波形圖。 C11J1KCLKJKQQtQtCLKtJtKC11DCLKDQQtDtQ【例7.6.2】已知圖示觸發(fā)器邏輯符號和輸入波形，設初狀態(tài)從0開始，畫出完整的波形圖。 tCLK【例7.6.3】已知圖示觸發(fā)器邏輯符號和輸入波形

38、，設初狀態(tài)從0開始，畫出完整的波形圖。 C11J1KCLKJKQQS0RRdtCLKtQtRdtJtK【例7.6.3】已知圖示觸發(fā)器邏輯符號和輸入波形，設初狀態(tài)從0開始，畫出完整的波形圖。 tCLKtD1tD2tDtQ+VCCRdQQC11DCLKD1&D2tRdtCLKtQC11J1KCLKQ【例7.6.4】已知觸發(fā)器的輸入激勵由輸出狀態(tài)反饋形成，均設初狀態(tài)從0開始，求對應的輸出狀態(tài)波形。 tCLKC11DCLKQtQ【例7.6.4】已知觸發(fā)器的輸入激勵由輸出狀態(tài)反饋形成，均設初狀態(tài)從0開始，求對應的輸出狀態(tài)波形。 8.1 概述8.2 時序邏輯電路的分析與設計8.3 計數(shù)器8.4 寄存器和移

39、位寄存器8.5 特定信號發(fā)生器8.6 本章小結8.1 概述X1( t )Xi ( t )Y1( t )Yj ( t )組合邏輯電路W1( t )Wk ( t )Q1n( t )Ql n( t ) 記憶元件（觸發(fā)器）輸出函數(shù)（輸出方程）：狀態(tài)函數(shù)（次態(tài)方程）： 根據工作方式，時序邏輯電路的分類 CLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q2Q2Y同步時序邏輯電路異步時序邏輯電路CLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q2Q2YCLK11Q0Q0C11J1KC11J1KC11J1K& FF0FF1FF2Q1Q1Q

40、2Q2Y8.2 時序邏輯電路的分析與設計8.2.1 同步時序邏輯電路的分析電路圖激勵方程讀圖輸出方程與電路中觸發(fā)器對應的狀態(tài)方程 代入特征方程 狀態(tài)表（真值表）分析計算 電路的邏輯表達式合稱狀態(tài)圖轉換 電路的邏輯功能總結同步時序電路判斷同步時序的分析步驟【例8.2.1】 1J1KC11J1KC11J1KC1&FF1FF0FF2CLKY 解：(1)判斷： 同步時序(2)讀圖： 電路的結構特點：元件類型和相關信號的情況。 輸出方程、激勵方程（驅動方程）(3)代入【例8.2.1】 解：(4)狀態(tài)表0 0 1 10 1 1 11 0 1 11 1 1 10 0 0 00 1 0 11 0 0 11 1

41、 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 Y (5)狀態(tài)圖000001/1011/1111/1110/1100/1/0010101/1/1Q2Q1Q0(6)總結不具有自啟動能力的六進制計數(shù)器000001/1011/1111/1110/1100/1/0010101/1/1Q2Q1Q0Q2Q1Q0000001/1011/1111/1110/1100/1/0010101/1/1 計數(shù)器的理解 有效狀態(tài)（循環(huán)）、無效狀態(tài)（循環(huán)） 時序電路的自啟動能力與自校正能力不具有自啟動能力的六進制計數(shù)器具有自啟動能力的六進制計數(shù)器(1)判斷： 同步時序(2)讀圖：(

42、3)代入【例8.2.2】 解：【例8.2.2】 解：(4)狀態(tài)表0 1 11 1 10 1 11 1 10 0 01 0 10 0 11 0 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 Y (5)狀態(tài)圖(6)總結四進制可逆計數(shù)器輸入X ：加減選擇控制信號；輸出Y ：進位(借位)輸出信號。8.2.2 同步時序邏輯電路的設計邏輯要求確定觸發(fā)器類型 反推激勵方程電路中各觸發(fā)器 的激勵方程 原始狀態(tài)圖邏輯抽象 最簡狀態(tài)圖狀態(tài)化簡 數(shù)學化的最簡狀態(tài)圖狀態(tài)賦值邏輯表達式化簡推導狀態(tài)方程輸出方程包括邏輯電路圖畫圖改進方案 改進自啟動同步時序的設計步驟【例8.2.3】

43、解：(1)判斷：要求設計的是一個六進制加法計數(shù)器。(2)推導邏輯表達式：000/0/0/0/0/0001010011100101/1001/00100011110010/0100/0011/0101/0000/1/1010001111000010001000111100110000100011110101100010001111000001(3)推導觸發(fā)器的激勵方程： 解：【例8.2.3】 選擇下降沿工作，輸入激勵高有效的 JK 觸發(fā)器 (4)畫圖：CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1& 解：【例8.2.3】 (5)檢查電路的自啟動能力： 將兩個無效狀態(tài)110、1

44、11，分別代入邏輯表達式計算，確定當無效狀態(tài)出現(xiàn)時的狀態(tài)遷移關系。 1 1 1 00 0 0 11 1 01 1 1 Y000/0/0/0/0/0001010011100101/1完整狀態(tài)圖110/0111/1【例8.2.4】設計一個串行數(shù)據檢測電路，要求：輸入出現(xiàn)連續(xù)3個以上（含3個）的1時，輸出為1。 解：(1)邏輯抽象：關鍵是確定狀態(tài)量。輸入X：狀態(tài)S：輸出Y：沒有1沒有1已經1個1已經2個1沒有1已經1個1已經2個1已3個以上1經3個以上1沒有101101111000000001100S0 沒收到1S1 輸入1個1S2 連續(xù)輸入 2 個 1S3 連續(xù)輸入3或3個以上1X 輸入數(shù)據Y 輸

45、出入數(shù)據(2)狀態(tài)化簡：【例8.2.4】 解：(3)狀態(tài)編碼：S0 = 00S1 = 01S2 = 11【例8.2.4】 解：(4)推導邏輯表達式：00/0010001111000/000/001/011/011/1001000111100001100100011110000010010001111000111/(5)推導觸發(fā)器的激勵方程： 解：【例8.2.4】 選擇上升沿工作，輸入激勵高有效的 JK 觸發(fā)器 (6)畫圖：&CPX1Y1J1KC1FF0Q0Q11KC1FF1&1J 解：【例8.2.4】 (7)檢查電路的自啟動能力： 將無效狀態(tài)10代入邏輯表達式計算，確定當無效狀態(tài)出現(xiàn)時的狀態(tài)遷

46、移關系。 0 0 01 1 11 0 01 0 1 Y完整狀態(tài)圖【例8.2.5】采用JK 觸發(fā)器，以同步時序電路方式，設計一個六進制計數(shù)器。 000/0/0/0/0/0100110111011001/1 解：要求設計的是一個六進制加法計數(shù)器(1)推導邏輯表達式：100/00100011110000/1001/0110/0/ / 111/0011/00010001111001000【例8.2.5】 解：(1)推導邏輯表達式：101000111100010100100011110001110010001111010110(2)推導觸發(fā)器的激勵方程：【例8.2.5】 解：(3)畫圖：(4)檢查電路的

47、自啟動能力：1 1 1 00 0 0 11 1 01 1 1 Y完整狀態(tài)圖000/0/0/0/0/0100110111011001/1101/0010/1【例8.2.5】 解：(5)修改設計方案，增加自啟動能力：000/0/0/0/0/0100110111011001/1101/0010/1 修改狀態(tài)轉換關系，切斷無效循環(huán)，將無效狀態(tài)為現(xiàn)態(tài)時的狀態(tài)遷移關系，引入有效的計數(shù)循環(huán)當中。 000/0/0/0/0/0100110111011001/1101/0010/1【例8.2.5】 解： 兩種情況相對比：發(fā)現(xiàn)只需要重新設計FF2觸發(fā)器的輸出狀態(tài)Q2即可。0010001111010111108.3

48、計數(shù)器8.3.1 計數(shù)器的含義和分類一. 計數(shù)器的含義 數(shù)字電路中，把記憶時鐘脈沖個數(shù)的操作叫做記數(shù)，把能夠記憶時鐘脈沖個數(shù)的電路稱為計數(shù)器。 二. 計數(shù)器的分類1. 按進位制數(shù)分： 二進制計數(shù)器十進制計數(shù)器 N進制計數(shù)器3. 按計數(shù)脈沖輸入方式分：2. 按計數(shù)增減趨勢分：加法計數(shù)器減法計數(shù)器可逆計數(shù)器同步計數(shù)器異步計數(shù)器計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器加法計數(shù)器同步計數(shù)器異步計數(shù)器減法計數(shù)器可逆計數(shù)器加法計數(shù)器減法計數(shù)器可逆計數(shù)器二進制計數(shù)器十進制計數(shù)器N進制計數(shù)器二. 計數(shù)器的分類1. 狀態(tài)圖8.3.2 計數(shù)器的原理與實現(xiàn)一. 3 位二進制同步加法計數(shù)器0000010100111

49、11110101100/0/0/0/0/0/0/0/1/C2. 邏輯表達式001/00100011110010/0100/0101/0111/0000/1110/0011/0101000111100011001001000111100110011001000111101011010一. 3 位二進制同步加法計數(shù)器2. 邏輯表達式3. 觸發(fā)器的激勵方程4. 邏輯電路圖一. 3 位二進制同步加法計數(shù)器5. 電路的自啟動能力000001010011111110101100/0/0/0/0/0/0/0/1/C 圖示 3 位二進制同步加法計數(shù)器工作時，不存在無效狀態(tài)，則電路具有自啟動能力。 6. 總結與

50、推廣驅動方程輸出方程 n 位二進制 同步加法 計數(shù)器1. 狀態(tài)圖二. 3 位二進制同步減法計數(shù)器000001010011111110101100/0/0/0/0/0/0/0/1/B2. 邏輯表達式111/10100011110000/0010/0011/0101/0110/0100/0001/0101000111101001100001000111101011010001000111101010101二. 3 位二進制同步減法計數(shù)器2. 邏輯表達式3. 觸發(fā)器的激勵方程4. 邏輯電路圖二. 3 位二進制同步減法計數(shù)器5. 電路的自啟動能力 圖示 3 位二進制同步減法計數(shù)器工作時，不存在無效狀態(tài)

51、，則電路具有自啟動能力。 6. 總結與推廣驅動方程輸出方程 n 位二進制 同步減法 計數(shù)器000001010011111110101100/0/0/0/0/0/0/0/1/B三. 3 位二進制同步可逆計數(shù)器3位二進制同步加法計數(shù)器3位二進制同步減法計數(shù)器增加一個加減控制信號三. 3 位二進制同步可逆計數(shù)器 帶有加/減控制信號的方案 雙時鐘方式的方案 此類器件有兩個時鐘輸入端：加法時鐘和減法時鐘； 要實現(xiàn)何種計數(shù)功能，外部時鐘就從對應時鐘端輸入； 一般要求兩個時鐘信號不同時出現(xiàn)。同步加法計數(shù)器可逆計數(shù)器 二進制 74LS161、74LS163 十進制 74LS160 二進制 74LS191、74

52、LS193 十進制 74LS190異步計數(shù)器 十進制 74LS90 二進制 74LS1978.3.3 集成計數(shù)器芯片封裝圖功能示意圖GNDEP VCC CO Q0 Q1 Q2 Q3 ET LD 74LS16113245678161514131211109D3 CRCLK D0 D1 D2 74LS161Q3 Q2 Q1 Q0 CO D0 D3 D2 D1 Q3 Q2 Q1 Q0 CO EP ET CLK CR LD EP ET CLK LD CRD0 D3 D2 D1 1. 4 位二進制同步加法計數(shù)器74LS161一. 集成二進制同步加法計數(shù)器1. 4 位二進制同步加法計數(shù)器74LS161 輸

53、 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 1 1 0 1 1 0 計 數(shù) 保 持 保 持 0 異步清零，低有效1. 4 位二進制同步加法計數(shù)器74LS161 輸 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 1 1 0 1 1 0 計 數(shù) 保 持 保 持 0

54、 異步清零，低有效 同步置數(shù)，低有效1. 4 位二進制同步加法計數(shù)器74LS161 輸 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 計 數(shù) 1 1 0 1 1 0 保 持 保 持 0 異步清零，低有效 同步置數(shù)，低有效 控制端高有效，工作，4位二進制加法計數(shù)4位二進制加法計數(shù)1. 4 位二進制同步加法計數(shù)器74LS161 輸 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q

55、0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 4位二進制加法計數(shù) 1 1 0 1 1 0 保 持 保 持 0 異步清零，低有效 同步置數(shù)，低有效 控制端高有效，工作，4位二進制加法計數(shù) 優(yōu)先級：清零置數(shù)計數(shù)2. 4 位二進制同步加法計數(shù)器74LS1633. 十進制同步加法計數(shù)器74LS160GNDEP VCC CO Q0 Q1 Q2 Q3 ET LD 74LS16313245678161514131211109D3 CRCLK D0 D1 D2 74LS163Q3 Q2 Q1 Q0 CO D0 D3 D2 D1 Q3 Q2 Q1

56、 Q0 CO EP ET CLK CR LD EP ET CLK LD CRD0 D3 D2 D1 74LS16074LS160 輸 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 計 數(shù) 1 1 0 1 1 0 保 持 保 持 0 異步清零，低有效 同步置數(shù)，低有效 控制端高有效，工作，4位二進制加法計數(shù) 優(yōu)先級：清零置數(shù)計數(shù)同步清零2. 4 位二進制同步加法計數(shù)器74LS1612. 4 位二進制同步加法計數(shù)器74LS1632.

57、 4 位二進制同步加法計數(shù)器74LS161 輸 入 輸 出CR LD EP ET CLK D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 CO 0 0 0 0 0 0 1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 1 1 1 計 數(shù) 1 1 0 1 1 0 保 持 保 持 0 異步清零，低有效 同步置數(shù)，低有效 控制端高有效，工作，4位二進制加法計數(shù) 優(yōu)先級：清零置數(shù)計數(shù)十進制加法計數(shù) 十進制加法計數(shù)3. 十進制同步加法計數(shù)器74LS1601. 4 位二進制同步可逆計數(shù)器74LS191二. 集成二進制同步可逆計數(shù)器（帶有加/減選擇控制信號）芯片封裝圖功能示意

58、圖GNDQ3 VCC D0 CLKI CLKO C/BD3 D2 LD 74LS19113245678161514131211109Q2 SQ1Q0 D1 U/D74LS191Q3 Q2 Q1 Q0 C/B D0 D3 D2 D1 Q3 Q2 Q1 Q0 C/B S U/D CLKI LD S U/D CLKI LD D0 D3 D2 D1 CLKOCLKO 1. 4 位二進制同步可逆計數(shù)器74LS191 輸 入 輸 出 LD S U/D CLKI D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二進制加

59、法計數(shù) 1 0 1 4位二進制減法計數(shù) 1 1 保 持 異步置數(shù)，低有效1. 4 位二進制同步可逆計數(shù)器74LS191 輸 入 輸 出 LD S U/D CLKI D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二進制加法計數(shù) 1 0 1 4位二進制減法計數(shù) 1 1 保 持 異步置數(shù)，低有效 計數(shù)控制端低有效，時鐘 工作 加/減控制端為 0 時，4位二進制加法計數(shù) 加/減控制端為 1 時，4位二進制減法計數(shù)1. 4 位二進制同步可逆計數(shù)器74LS191 輸 入 輸 出 LD S U/D CLKI D3 D

60、2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 d3 d2 d1 d0 1 0 0 4位二進制加法計數(shù) 1 0 1 4位二進制減法計數(shù) 1 1 保 持 異步置數(shù)，低有效 計數(shù)控制端低有效，時鐘 工作 加/減控制端為 0 時，4位二進制加法計數(shù) 加/減控制端為 1 時，4位二進制減法計數(shù) 優(yōu)先級：置數(shù)計數(shù)2. 4 位二進制同步可逆計數(shù)器74LS193二. 集成二進制同步可逆計數(shù)器（雙時鐘方式）芯片封裝圖功能示意圖GNDQ3 VCC D0 D3 D2 LD 74LS19313245678161514131211109Q2 Q1Q0 D1 CLKD CLKU