全加器組合邏輯電路圖

1、全加器組合邏輯電路圖全加器組合邏輯電路圖全加器組合邏輯電路圖全加器組合邏輯電路圖一、實(shí)驗(yàn)?zāi)康恼莆战M合邏輯電路的設(shè)計(jì)與測試方法掌握半加器、全加器的工作原理。二、實(shí)驗(yàn)原理和電路1、組合邏輯電路的設(shè)計(jì)使用中、小規(guī)模集成電路來設(shè)計(jì)組合電路是最常有的邏輯電路。設(shè)計(jì)組合電路的一般步驟如圖1.4.1所示。圖組合邏輯電路設(shè)計(jì)流程圖依據(jù)設(shè)計(jì)任務(wù)的要求成立輸入、輸出變量，并列出真值表。此后用邏輯代數(shù)或卡諾圖化簡法求出簡化的邏輯表達(dá)式。并按實(shí)質(zhì)采用邏輯門的種類改正邏輯表達(dá)式。依據(jù)簡化后的邏輯表達(dá)式，畫出邏輯圖，用標(biāo)準(zhǔn)器件構(gòu)成邏輯電路。半加器依據(jù)組合電路設(shè)計(jì)方法，第一列出半加器的真值表，見表1.4.1。寫出半加器的邏

2、輯表達(dá)式S=AB+AB=ABC=AB若用“與非門”來實(shí)現(xiàn)，即為半加器的邏輯電路圖如圖1.4.2所示。在實(shí)驗(yàn)過程中，我們能夠選異或門74LS86及與門74LS08實(shí)現(xiàn)半加器的邏輯功能；也可用全與非門如74LS00反相器74LS04構(gòu)成半加器。(a)用異或門構(gòu)成的半加器圖（b）用與非門構(gòu)成的半加器半加器邏輯電路圖2.全加器用上述兩個(gè)半加器可構(gòu)成全加器，原理如下圖。圖由二個(gè)半加器構(gòu)成的全加器表全加器邏輯功能表表半加器邏輯功能輸入輸出輸入和進(jìn)位C1-1BASiCiABSC000000000011011001010101001101101100110101100三、實(shí)驗(yàn)內(nèi)容及步驟1111測試用異或門（7

3、4LS86）和與非門構(gòu)成的半加器的邏輯功能。依據(jù)半加器的邏輯表達(dá)式可知，相加的和Y是A、B的異或，而進(jìn)位Z是A、B相與，故半加器可用一個(gè)集成異或門和二個(gè)與非門構(gòu)成如圖1.4.4。圖用一個(gè)集成異或門和二個(gè)與非門構(gòu)成半加器在實(shí)驗(yàn)儀上用異或門和與門接成以上電路。A、B接邏輯開關(guān)，Y、Z接發(fā)光二極管顯示。按表要求改變A、B狀態(tài)，將相加的和Y和進(jìn)位Z的狀態(tài)填入下表中。表A0101輸入端0011BY輸出端Z測試全加器的邏輯功能。寫出圖1.4.5電路的邏輯表達(dá)式。Si=Ci=依據(jù)邏輯表達(dá)式列真值表，并達(dá)成表1.4.4，實(shí)考證之。依據(jù)真值表畫邏輯函數(shù)SiCi的卡諾圖。達(dá)成圖圖圖表AiBiCi-1YZX1X2X

4、3SiCi000010100110001011101111試設(shè)計(jì)用異或門、與門、或門構(gòu)成的全加器的邏輯功能并接線進(jìn)行測試，將測試結(jié)果記入表1.4.5中，與上表進(jìn)行比較看邏輯功能能否一致。設(shè)計(jì)要求按組合邏輯電路設(shè)計(jì)流程圖所述的設(shè)計(jì)步驟進(jìn)行，直到測試電路邏輯功能符合設(shè)計(jì)要求為止。表AiBiCi-1CiSi000010100110001011101111設(shè)計(jì)過程及設(shè)計(jì)的邏輯電路圖寫入方框中:四、實(shí)驗(yàn)器械數(shù)字電子技術(shù)實(shí)驗(yàn)系統(tǒng)1臺(tái)2.直流穩(wěn)壓電源1臺(tái)3.集成電路：74LS003片74LS86，74LS32，74LS08各1片五、預(yù)習(xí)要求依據(jù)實(shí)驗(yàn)任務(wù)要求設(shè)計(jì)組合電路，并依據(jù)所給的標(biāo)準(zhǔn)器件畫出邏輯圖。復(fù)習(xí)半加器、全加器工作原理和特色。認(rèn)識(shí)本實(shí)驗(yàn)中所用集成電路的邏輯功能和使用