數(shù)模混合IC設(shè)計流程

1、數(shù)模混合IC設(shè)計流程1擻?；旌螴C設(shè)計近十年來，隨著深亞微米及納米技術(shù)的發(fā)展，促使芯片設(shè)計與制造由分離IC、ASIC 向SoC轉(zhuǎn)變，現(xiàn)在SoC芯片也由數(shù)字SoC全面轉(zhuǎn)向混合SoC，成為真正意義上的系統(tǒng)級 芯片。如今人們可以在一塊芯片上集成數(shù)億只晶體管和多種類型的電路結(jié)構(gòu)。此時芯片的制 造工藝已經(jīng)超越了傳統(tǒng)制造理論的界限，對電路的物理實現(xiàn)具有不可忽略的影響。因此，片 上系統(tǒng)所依賴的半導(dǎo)體物理實現(xiàn)方式，面臨著多樣化和復(fù)雜化的趨勢，設(shè)計周期也越來越長。 目前越來越多的設(shè)計正向混合信號發(fā)展。最近，舊S Corp做過的一個研究預(yù)測，到2006 年，所有的集成電路設(shè)計中，有73%將為混合信號設(shè)計。目前混合

2、信號技術(shù)正是EDA業(yè)內(nèi) 最為熱門的話題。設(shè)計師在最近才開始注意到混合信號設(shè)計并嚴(yán)肅對待，在他們意識到這一 領(lǐng)域成為熱點之前，EDA公司已經(jīng)先行多年EDA業(yè)內(nèi)領(lǐng)頭的三大供應(yīng)商Mentor Graphics、 Synopsy s和Cadence在幾年前即開始合并或研發(fā)模擬和混合信號工具和技術(shù)。其中Mentor Graphics是第一個意識到這一點，并投入力量發(fā)展混合信號技術(shù)的EDA供應(yīng)商。我們先分析數(shù)?；旌螴C設(shè)計的 流程，簡單概括如圖：首先要對整個IC芯片進(jìn)行理論 上的設(shè)計。對于模擬部分，可以直接 在原理圖的輸入工具中進(jìn)行線路設(shè) 計；而對于數(shù)字部分，主要通過各種 硬件描述語言來進(jìn)行設(shè)計，比如通用

3、 的VHDL及Verilog，數(shù)字部分的設(shè) 計也可以直接輸入到原理圖工具中。 當(dāng)完成原理圖的設(shè)計時，必須對設(shè)計 及時的進(jìn)行驗證。如果原理設(shè)計沒有 問題，就說明設(shè)計是可行的，但這還 停留在理論的階段，接下來必須將它 轉(zhuǎn)換為實際的產(chǎn)品。這時需要用版圖 工具將電路設(shè)計實現(xiàn)出來，對于模擬 電路部分，可以使用定制版圖工具； 對于數(shù)字電路部分，也可以采用P&R (自動布局布線)工具實現(xiàn)。在完成 整個電路各個模塊的版圖后，再將它 們拼裝成最終的版圖。這時的版圖并 不能最終代表前面所驗證過的設(shè)計， 必須對它進(jìn)行驗證。首先版圖要符合 流片工藝的要求，這時要對版圖做DRC(Design Rule Check)檢查

4、；而版圖的邏輯關(guān)系是不 是代表原理圖中所設(shè)計的，同樣要進(jìn)行LVS(Layout Versus Schematic)檢查；最后，由于 在實現(xiàn)版圖的過程中引入了許多寄生效應(yīng)，這些寄生的電阻電容有可能對我們的設(shè)計產(chǎn)生致 命的影響，而這些是在前面的設(shè)計中所沒有考慮或考慮不準(zhǔn)確的，所以必須把這些效應(yīng)找出 來，這時需要進(jìn)行寄生參數(shù)的抽取PEX(Parasitic Extract)。最后，將所得到的寄生參數(shù)反 標(biāo)到前面的設(shè)計中去，重新進(jìn)行仿真。如果設(shè)計滿足所有的參數(shù)要求，則設(shè)計完成；反之， 必須重新調(diào)整設(shè)計，直至滿足最終的要求。最后就可以tapeout，進(jìn)行流片。對于上面所提到的設(shè)計流程，有幾點值得關(guān)注。首

5、先，在進(jìn)行原理圖設(shè)計時，原理圖 的輸入工具不僅能夠滿足純模擬或簡單的數(shù)字電路設(shè)計，還必須能夠滿足硬件描述語言輸入 (除了常用的VHDL和Verilog夕卜，AMS、C及系統(tǒng)描述語言也是非常重要的)，這對于數(shù) 字電路及系統(tǒng)級設(shè)計的工程師來說尤為重要。在仿真階段，無論是前仿真還是后仿真，都必 須有滿足數(shù)?；旌想娐贩抡娴钠脚_。實際上，在數(shù)?；旌想娐吩O(shè)計的整個周期中，芯片的驗 證占芯片設(shè)計50%到70%的工作量，大量的人力、硬件以及時間資源都消耗在驗證上。隨 著芯片復(fù)雜度上升，驗證工作無論從復(fù)雜性或工作量上都在呈指數(shù)上升。因此，驗證技術(shù)是 混合信號技術(shù)的關(guān)鍵所在。同時，IC設(shè)計的工程師通常分為兩類，即

6、數(shù)字電路設(shè)計工程師 和模擬電路設(shè)計工程師。數(shù)字和模擬這兩種設(shè)計是完全不同的設(shè)計理念，數(shù)字電路依賴于設(shè) 計工程師的邏輯思維，是建立在硬件描述語言的基礎(chǔ)之上；而模擬電路要依賴于工程師的經(jīng) 驗，是建立在線路的分析基礎(chǔ)之上。由于兩種設(shè)計的巨大差異，這就造成兩種設(shè)計的不同步， 并且在設(shè)計過程中，模擬設(shè)計工程師和數(shù)字設(shè)計工程師不能夠很好的進(jìn)行溝通。所以必須等 到所有設(shè)計都完成后，才能將設(shè)計拼裝在一起，進(jìn)行驗證。如果出現(xiàn)問題，必須對設(shè)計進(jìn)行 修改，大大的增加了設(shè)計周期，且不能保證設(shè)計的收斂性及質(zhì)量。還有，在整個設(shè)計初期對 數(shù)字部分和模擬部分的劃分，對系統(tǒng)設(shè)計工程師的要求極高，如果劃分不合理，則有可能使 整個

7、設(shè)計流產(chǎn)。在版圖的實現(xiàn)方面，數(shù)字部分由P&R工具實現(xiàn)，而模擬部分則由全定制的 方法來完成。版圖的驗證也是非常重要的，一旦驗證中漏掉了某些錯誤，則可能引起流片失 敗。而每次流片的費用是非常昂貴的，甚至達(dá)到幾十萬美金，所以這同樣是整個設(shè)計流程中 非常重要的一環(huán)。2.Mentor Graphics公司數(shù)模混合IC設(shè)計流程Mentor Graphics公司針對電子技術(shù)發(fā)展的趨勢開發(fā)了設(shè)計與仿真、驗證系列工具， 可以簡單的劃分為原理圖和版圖設(shè)計、物理驗證與寄生參數(shù)提取、模擬及混合信號驗證三大 部分。具有與設(shè)計類型、制造工藝無關(guān)，兼顧自動化和交互式操作，適應(yīng)SOC設(shè)計的巨大 數(shù)據(jù)量及充分考慮深亞微米、亞波

8、長半導(dǎo)體制造可行性的特點。Mentor Graphics公司的強(qiáng)大的數(shù)?；旌显O(shè)計流程與產(chǎn)品屬于目前行業(yè)最先進(jìn)的主流 產(chǎn)品，廣泛應(yīng)用在高水準(zhǔn)的產(chǎn)品研發(fā)中，其先進(jìn)性、實用性、可行性已經(jīng)為無數(shù)成功的設(shè)計實現(xiàn)所證實。以下為推薦的數(shù)?；旌显O(shè)計流程圖:vrinca.ion &rtr5onLtegn PlaJCTannitudipcnoSofl lift呷審UQC1Qesrign ArchlicMCDxDnlgnef5LTTlXlt . 一丑版圖禁配- r- : , hZ2HLZZ；的曲?里淄囂筆作_ n.上Hihi八時哥主參嚴(yán)L頃心L耳 Eldo/RF后訪我與驗隹=參、一Ht ADM5lAPEOCT2.1

9、 .混合信號IC設(shè)計集成環(huán)境ICstudioICstuido是Mentor Graphics公司推出的混合信號IC設(shè)計集成環(huán)境。在這個集成環(huán)境 當(dāng)中，工程師可以很方便的調(diào)用相應(yīng)的設(shè)計工具，完成相應(yīng)的設(shè)計或驗證。電路從最初的原 理圖設(shè)計及到最終的Tapeout都可以在這個環(huán)境中實現(xiàn)。同樣，這也是一個數(shù)據(jù)管理系統(tǒng)。 在這個環(huán)境當(dāng)中，設(shè)計團(tuán)隊可以很方便的來實現(xiàn)數(shù)據(jù)的復(fù)制、移動及共享。2.2.原理圖的輸入工具DA-IC原理圖的輸入工具相對應(yīng)的是DA-IC（Design Architecture IC）。在DA-IC中，具有簡潔明快的界面，工程師可以在這個界面中很方便、快速的完成原理圖的設(shè)計；同樣，也可

10、以 將硬件描述語言直接輸入進(jìn)來（VHDL、Verilog、VHDL-AMS、Verilog-AMS等）；對于模 擬模塊，工程師也可以從集成的CommLib庫中直接調(diào)用相應(yīng)符號，將其集成到系統(tǒng)設(shè)計中。 在這個界面中，可以直接調(diào)用Eldo、Eldo-RF、ModelSim或ADMS仿真器，對數(shù)字、模擬 或數(shù)?；旌系脑O(shè)計進(jìn)行驗證。所以，在這個環(huán)境中，工程師可以很方便的將數(shù)字電路模塊同 模擬電路模塊甚至射頻電路模塊集成在一起，隨時對整個系統(tǒng)進(jìn)行驗證，及時調(diào)整設(shè)計中的 不足。在DA-IC中集成了新的模型選擇器，對于每一個單元，可以很方便的選擇底層設(shè)計 格式。比如設(shè)計中包含有PLL單元，這個符號所代表的底

11、層設(shè)計可以是CommLib庫的AMS 描述；也可以是工程師所設(shè)計的電路圖；也可以是進(jìn)行后仿真所提取的Spice網(wǎng)表。所以應(yīng) 用模型選擇器，可以在同一環(huán)境中不用做任何改變進(jìn)行不同階段的功能驗證。2.3.電路仿真工具 Eldo、ModelSim、ADMS驗證在整個設(shè)計中占有50%到70%的工作量，并且它的結(jié)果直接決定著設(shè)計產(chǎn)品的成 敗。而Mentor Graphics在此方面提供業(yè)界最為先進(jìn)、也是最為完善的驗證工具。2.3.1EldoEldo是標(biāo)準(zhǔn)的SPICE仿真工具，也是目前業(yè)界最為先進(jìn)的驗證工具。它具有以下特點：高精確度；Eldo除采用傳統(tǒng)的NR（牛頓一拉普森）算法外，又增加了 OSR和IEM

12、算 法，提高精確度；高速度；Eldo新的算法大大增加了仿真速度，是傳統(tǒng)SPICE速度的3-10倍；高容量；Eldo可以仿真大規(guī)模的設(shè)計電路，最多可以容納30萬個晶體管；良好的收斂性；多種算法的共同應(yīng)用及引入新的分割概念，大大提升了收斂性；友好的控制界面；集成在DA-IC中；強(qiáng)大的功能；支持頻域、時域的多種分析，包括零極點、順態(tài)噪聲等；眾多工藝廠商的支持；同HSPICE完全兼容。2.3.2ModelSimModelSim是業(yè)界最優(yōu)秀的混合語言仿真器，提供最友好的用戶界面以及最佳的調(diào)試 能力，成為業(yè)界復(fù)雜FPGA、ASIC和SoC設(shè)計調(diào)試的理想平臺，支持PC和UNIX平臺， 是業(yè)界唯一單內(nèi)核的混合

13、HDL語言仿真器。ModelSim是FPGA、ASIC以及SoC設(shè)計中 行為級、RTL級以及門級電路仿真的首選，采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、單一 內(nèi)核仿真，編譯仿真速度業(yè)界最快，編譯產(chǎn)生的代碼與平臺無關(guān)，便于IP內(nèi)核的保護(hù)，個 性化的圖形界面和用戶接口，使得ModelSim具有最佳的調(diào)試和糾錯能力。ModelSim全面 支持VHDL和Verilog HDL語言最新最全的IEEE標(biāo)準(zhǔn)，如IEEE VITAL 1076.4-95標(biāo)準(zhǔn)， 支持C語言功能調(diào)用，C模型以及SWIFT邏輯模型和硬件模型。提供業(yè)界領(lǐng)先的代碼覆蓋 率檢查、性能分析、波形比較等先進(jìn)功能。2.3.3ADMSADMS是

14、業(yè)界第一個真正意義上的數(shù)模混合仿真工具，它將Eldo、Eldo-RF、ModelSim 及MACH多種仿真工具集成在一起。但是，ADMS并不是這些工具簡單拼起來，它是一個 工具，有單一的內(nèi)核引擎。采用ADMS進(jìn)行設(shè)計，傳統(tǒng)的數(shù)字設(shè)計流程和模擬設(shè)計流程被 打散并重新組合，設(shè)計師可以在任何階段對電路進(jìn)行驗證，數(shù)字設(shè)計和模擬設(shè)計通過ADMS 組成一個整體。它能夠識別當(dāng)今IC設(shè)計中所廣泛應(yīng)用的八種語言，包括SPICE、VHDL、 VHDA-AMS、C、Verilog、Verilog-A、System C、System Verilog。2.3.4CommLib 庫在ADMS中集成了 CommLib庫。它

15、采用AMS語言描述主流IC設(shè)計中常用的子模塊， 包括AD、DA、OP、PLL、CP等。同時它被集成于DA-IC。在設(shè)計的初期，工程師可以直 接從符號庫中選擇相應(yīng)的模塊，將它添加到整個設(shè)計中去，并且可以依據(jù)設(shè)計要求對所有的 參數(shù)進(jìn)行設(shè)置，隨時進(jìn)行系統(tǒng)級的仿真。當(dāng)工程師完成了相應(yīng)模塊的設(shè)計，要進(jìn)行系統(tǒng)驗證 或者后仿真時，由于設(shè)計從行為級轉(zhuǎn)變到晶體管級，極大的增加了設(shè)計容量，造成仿真時間 大大增加，甚至無法仿真。此時ADMS提供BMC(Behavioral Model Calibration)功能，能 夠?qū)⒕w管級設(shè)計的參數(shù)反標(biāo)回CommLib中，再次用行為級的模型取代晶體管級，提升驗 證效率。2.

16、4版圖編輯工具IC-Station在版圖的實現(xiàn)方面，Mentor Graphics提供了多個版圖編輯模塊。ICgraph內(nèi)嵌在 IC-Station中，可以直接進(jìn)行版圖的編輯。對于模擬電路，有些設(shè)計部分對版圖的要求比較 高，這時需要版圖工程師手動完成，ICgraph可以完成這種工作。這也是傳統(tǒng)的模擬電路設(shè) 計的版圖實現(xiàn)方法Mentor Graphics的版圖編輯工具還提供SDL(Schematic Driven Layout) 和 NDL(Netlist Driven Layout)的功能。在 TDK(Technology Design Kit)的環(huán)境中，可以直 接用電路圖或網(wǎng)表來實現(xiàn)版圖，或

17、者也可以用Device Generator，直接生成所指定屬性的 器件。對于所有器件的連線，也可以用Iroute半自動的方法來實現(xiàn)，這樣可以極大的加速 版圖的實現(xiàn)。2.5 版圖拼裝 ICassemble在完成各個設(shè)計模塊版圖后，需要用floorplan工具將它們最優(yōu)化的拼裝在一起， ICassemble可以很好的完成這項工作。2.6物理驗證工具Calibre DRC/LVS相信大家對Calibre已經(jīng)很熟悉了。它是目前業(yè)界功能最強(qiáng)大、應(yīng)用最廣泛的物理驗證 工具，是深亞微米物理驗證和亞波長半導(dǎo)體制造的行業(yè)標(biāo)準(zhǔn)，被稱為Golden Verification。Calibre DRC/LVS最好的性能

18、；采用層次化的處理數(shù)據(jù)方式，極大的加快了驗證速度；最友好的改錯環(huán)境；通過RVE(Results Viewing Environment)窗口能夠快速的定位 錯誤及其類型等；簡單易用；包含有圖形化的操作界面，簡單易學(xué)，操作方便；強(qiáng)大、健全的功能；不僅可以完成DRC、LVS和ERC檢查，還針對深亞微米工藝 擴(kuò)展了天線規(guī)則檢查和金屬密度檢查及自動填充的功能；針對LVS最為頭痛的電源 地短路檢查，采用隔離的方法迅速定位短路位置;還可以進(jìn)行有選擇的DRC和LVS 檢查等功能；Foundry的強(qiáng)有力支持；由于Calibre的強(qiáng)大功能，現(xiàn)已成為各個主流Foundry廠 商的內(nèi)部驗證標(biāo)準(zhǔn)。2.7寄生參數(shù)抽取工具Calibre xRC，Calibre xL深亞微米工藝下的芯片的寄生效應(yīng)和串?dāng)_成為影響芯片的時序、功耗、可靠性和噪聲 等的主要因素。Mentor的Calibre xRC，xL工具可以對深亞微米結(jié)構(gòu)的寄生效應(yīng)精確建模， 而且能靈活運用各種精度方式來分析電路。同時Calibre xRC，xL的開放式體系適用于巨大 規(guī)模的集成電路設(shè)計。O 高性能的全芯片寄生參數(shù)提取，Calibre xRC調(diào)用Calibre核心的層次化引 擎(hierarchical engine)，因此不需要針對不同的電路結(jié)構(gòu)進(jìn)行優(yōu)化； o三維寄生參數(shù)模型；O 與Calibre