PART2 PLD硬件特性與編程技術(shù)

1、Part2 可編程器件及其編程技術(shù)概述1234熔絲和反熔絲結(jié)構(gòu)都只能編程一次,稱為OTP器件.(One Time Progamming)大部分FPGA采用此種編程工藝,由于掉電后信息丟失,因此,需要專門的配置芯片用于上電配置.大部分CPLD采用此種編程工藝,由于掉電后信息不丟失,因此,不需要專門的配置芯片.5大的PLD生產(chǎn)廠家最大的PLD供應(yīng)商之一FPGA的發(fā)明者，最大的PLD供應(yīng)商之一ISP技術(shù)的發(fā)明者提供軍品及宇航級產(chǎn)品67F=BD8(Programmable Read Only Memory)91011121314(Programmable Logic Array)15軟件算法過于復(fù)雜.

2、16(Programmable Array Logic)17在輸出端增加鎖存器和觸發(fā)器及反饋就可以實(shí)現(xiàn)時(shí)序邏輯18Generic Array Logic在輸出部分增加了輸出邏輯宏單元(OLMC),可形成多種組態(tài)19202122(Complex Programmable Logic Device)從鄰近宏單元借位而來.可編程寄存器,可以選擇采用全局或局部時(shí)鐘或清零23每16個(gè)宏單元組成一個(gè)LAB(Logic Array Block)邏輯陣列塊.多個(gè)LAB由通過PIA(Programmable Interconnect Array)連在一起2425262728可配置為輸入、輸出和雙向29(Look

3、 Up Table, LUT)基于SRAM技術(shù)，N個(gè)輸入需要有2N個(gè)存儲位3031Altera Cyclone 系列器件原理32器件框圖33Altera Cyclone系列結(jié)構(gòu)與原理LE（Logic Element)日最基本的可編程單元3435本模式適于實(shí)現(xiàn)通用邏輯應(yīng)用和組合邏輯363738394041M4K存儲器42M4K存儲器的特性43Cyclone 器件的PLLCyclone器件內(nèi)置最多2個(gè)增強(qiáng)型得了鎖相環(huán)，它可以提供給用戶高性能的時(shí)鐘管理能力，諸如頻率合成、可編程移相、片外時(shí)鐘輸出、可編程占空比、失鎖檢測、以及告訴的差分時(shí)鐘信號的輸入和輸出。 Cyclone器件內(nèi)部的鎖相環(huán)可以簡化板級

4、設(shè)計(jì)的時(shí)序問題。 Cyclone的鎖相環(huán)為客戶應(yīng)用提供了高性價(jià)比的時(shí)序控制方案。這些應(yīng)用包括了消費(fèi)品、通訊產(chǎn)品、計(jì)算機(jī)、汽車電子、工業(yè)及無線系統(tǒng)。 44Cyclone器件支持的I/O標(biāo)準(zhǔn)單端I/O標(biāo)準(zhǔn) 45雙端I/O標(biāo)準(zhǔn)4647 另一種方法是在器件中嵌入某種邏輯功能模塊,與EDA工具軟件相配合提供一種嵌入式邏輯分析儀,幫助測試工程師發(fā)現(xiàn)內(nèi)部邏輯問題.Altera的Signal TAPII是代表之一.4849JTAG測試JTAG(JointTestActionGroup;聯(lián)合測試行動(dòng)小組)是一種國際標(biāo)準(zhǔn)測試協(xié)議(IEEE1149.1兼容)，主要用于芯片內(nèi)部測試?，F(xiàn)在多數(shù)的高級器件都支持JTAG協(xié)

5、議，如DSP、FPGA器件等。標(biāo)準(zhǔn)的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時(shí)鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。50JTAG最初是用來對芯片進(jìn)行測試的，基本原理是在器件內(nèi)部定義一個(gè)TAP（TestAccessPort;測試訪問口）通過專用的JTAG測試工具對進(jìn)行內(nèi)部節(jié)點(diǎn)進(jìn)行測試。JTAG測試允許多個(gè)器件通過JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn)對各個(gè)器件分別測試?，F(xiàn)在，JTAG接口還常用于實(shí)現(xiàn)ISP(In-SystemProgrammable&;在線編程)，對FLASH等器件進(jìn)行編程。51525354555657Xilinx公司的FPGA和CPLD器件系列58A

6、ltera公司的FPGA和CPLD器件系列59Altera公司FPGA的配置主動(dòng)配置:由FPGA器件引導(dǎo)配置操作過程,它控制著外部存儲器和初始化過程.被動(dòng)配置:由外部計(jì)算機(jī)或控制器控制配置過程.根據(jù)數(shù)據(jù)線的多少又可以將配置方式分為并行配置和串行配置兩類 .經(jīng)過不同組合就得到四種配置方式：主動(dòng)串行配置（AS）、被動(dòng)串行（PS）、被動(dòng)并行同步（PPS）、被動(dòng)并行異步（PPA） 606162可見,被動(dòng)的配置方式(即由外部計(jì)算機(jī)控制的配置方式)得到廣泛應(yīng)用.一般情況下,在實(shí)驗(yàn)系統(tǒng)中,常用被動(dòng)配置方式.而在應(yīng)用系統(tǒng)中,多數(shù)情況下由FPGA主動(dòng)引導(dǎo)配置操作過程,FPGA從外部專用存儲芯片中獲得配置數(shù)據(jù).6

7、3Flex10K系列器件的配置可用配置方式:passive serial (PS),passive parallel synchronous(PPS)passive parallel asynchronous (PPA)Joint Test Action Group(JTAG) 配置方式選擇方法:如果只使用JTAG方式,MSEL引腳應(yīng)接地,JTAG方式具有最高優(yōu)先權(quán)64FLEX各類型器件所需的配置空間大小65Passive Serial Configuration using a configuration device配置芯片EPC1或EPC2,用于存放配置數(shù)據(jù).66Passive Seri

8、al Configuration using a Microprocessor67Multi Device Passive Serial Configuration using a Microprocessor68Passive Serial Configuration using a Download Cable在這種配置方式中,一個(gè)智能主機(jī)(例如:PC機(jī))將數(shù)據(jù)從一個(gè)存儲器件傳輸?shù)紽PGA,通過USB Blaster, MasterBlaster, ByteBlasterII 或ByteBlasterMV電纜. 69PS configuration with a Download Cable&Configuration Device Circuit70Passive parallel synchronous (PPS) configuration71PPS時(shí)序72Passive Parallel Asynchronous (PPA) configuration73JTAG ConfigurationJTAG提供了邊緣掃描