基于EDA技術(shù)的智能搶答器的設(shè)計(jì)

1、 篇一：EDA 技術(shù)的智能搶答器的設(shè)計(jì)實(shí)習(xí)報(bào)告題目：數(shù)字邏輯系統(tǒng)設(shè)計(jì)班 級(jí)： 姓 名：學(xué) 號(hào)：專 業(yè)：實(shí) 驗(yàn) 室：開(kāi)放實(shí)驗(yàn)室實(shí)習(xí)時(shí)間：一、實(shí)習(xí)教學(xué)的目的：本實(shí)習(xí)為綜合性、設(shè)計(jì)性實(shí)習(xí)，目的是加強(qiáng)學(xué)生的實(shí)踐技能提高學(xué)生綜合分析問(wèn)題，解決問(wèn)題的能力。二、實(shí)習(xí)教學(xué)的基本要求：1、加深對(duì)數(shù)字邏輯系統(tǒng)設(shè)計(jì)、數(shù)字電子技術(shù)課程所學(xué)理論的認(rèn)識(shí)和理解，分析課題的要求，明確課題的內(nèi)容。2、根據(jù)系統(tǒng)劃分，正確寫(xiě)出 VHDL 源程序并仿真驗(yàn)證，最后下載到實(shí)驗(yàn)箱上進(jìn)行驗(yàn)3、掌握課題電路的作用原理及主要電路的設(shè)計(jì)方法，掌握課題中各關(guān)鍵部件的描述方法三、實(shí)習(xí)教學(xué)的內(nèi)容：設(shè)計(jì)： 數(shù)字式競(jìng)賽搶答器 4 1 / 17供搶答使用。2

2、、搶答器具有第一信號(hào)鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。3、設(shè)置一個(gè)主持人“復(fù)位”按鈕。4、主持人復(fù)位后，開(kāi)始搶答，第一信號(hào)鑒別鎖存電路得到信號(hào)后，有指示燈顯示搶答組別，揚(yáng)聲器發(fā)出23秒的音響。5、設(shè)置一個(gè)計(jì)分電路，每組開(kāi)始預(yù)置100分，由主持人記分，答對(duì)一次加10分，答錯(cuò)一次減10分。三 單元模塊設(shè)計(jì)部分單元模塊設(shè)計(jì)部分分四個(gè)部分，包括：搶答模塊，計(jì)時(shí)模塊，計(jì)分模塊，數(shù)據(jù)選擇模塊。每個(gè)模塊的作用分別為：1.搶答模塊:實(shí)現(xiàn)四路搶答功能，以選手最快速度將撥碼開(kāi)關(guān)置1 為搶答成功。2.計(jì)分模塊：實(shí)現(xiàn)每位選手答題的計(jì)分功能，有手動(dòng)加分減分功能，當(dāng)選手搶答成功后10 秒仍未答題則自動(dòng)減分。

3、3.計(jì)時(shí)模塊：實(shí)現(xiàn)選手答題的計(jì)時(shí)功能，若選手搶答成功后沒(méi)有答題則計(jì)時(shí)模塊會(huì)發(fā)出信號(hào)給計(jì)分模塊。4.數(shù)據(jù)選擇模塊：當(dāng)選手搶答成功后，以該選手的號(hào)碼最為數(shù)塊相連接，若選手沒(méi)有答題則扣分。搶答模塊的設(shè)計(jì)其程序如下：2 / 17library ieee;use _logic_;use _logic_;entity qiangda isport( a:in std_logic;b:in std_logic;c:in std_logic;d:in std_logic;en_out:out std_logic;en:in std_logic;adrout:outstd_logic_vector(3downt

4、o0); led_out:bufferstd_logic_vector(6 downto 0); end qiangda;architecture bhv of qiangda issignal key_in:std_logic_vector(3 downto 0); beginprocess(en)beginif en=1thenkey_inled:=“1000000”;-0when”1000”=led:=“1111001”;-1when”0100”=led:=“0100100”;-2when”0010”=led:=“0110000”;-3when”0001”=led:=“0011001”;

5、-4when others=led:=null; end case;3 / 17led_out篇二：基于EDA四位智能競(jìng)賽搶答器四位智能競(jìng)賽搶答器第一章 系統(tǒng)設(shè)計(jì)第一節(jié) 課題目標(biāo)是一門(mén)技術(shù)性、應(yīng)用性很強(qiáng)的學(xué)科，實(shí)驗(yàn)課教學(xué)是它的一個(gè)極為重要的環(huán)節(jié)。不論理論學(xué)習(xí)還是實(shí)際應(yīng)用，都離不開(kāi)實(shí)驗(yàn)課教學(xué)。理論學(xué)習(xí)的基礎(chǔ)上，通過(guò)完成一個(gè)涉及時(shí)序邏輯、組合邏輯、聲光輸出的，具有實(shí)用性、趣味性的小系統(tǒng)設(shè)計(jì)，使我們不但能夠?qū)⒄n堂上統(tǒng)的開(kāi)發(fā)設(shè)計(jì)工作打下一定的基礎(chǔ)。通過(guò)這次設(shè)計(jì)實(shí)驗(yàn)，首先，使我們更加深入的鞏固了書(shū)本上的知識(shí)，在掌握理論基本知識(shí)的基礎(chǔ)上，學(xué)會(huì)了對(duì)常用軟件的使用。其創(chuàng)新的能力。最后，規(guī)范化訓(xùn)練我們撰寫(xiě)技術(shù)研

6、究報(bào)告，提高書(shū)面表達(dá)能力。第二節(jié) 設(shè)計(jì)要求本設(shè)計(jì)是一個(gè)功能較為簡(jiǎn)單的四路搶答器，基本要求有以下幾4 / 17點(diǎn)：（2）主持人通過(guò)按鍵清除搶答信息，并開(kāi)始30秒的答題倒計(jì)時(shí)，當(dāng)?shù)褂?jì)時(shí)結(jié)束時(shí)，通過(guò)蜂鳴器響來(lái)提示回答問(wèn)題時(shí)間到，此時(shí)可以開(kāi)始新一輪的搶答。第三節(jié)設(shè)計(jì)方案設(shè)計(jì)是以Verilog HDL語(yǔ)言為基礎(chǔ)設(shè)計(jì)的電子搶答器，在設(shè)計(jì)過(guò)程中先將系統(tǒng)模塊化，然后逐步實(shí)現(xiàn)，根據(jù)設(shè)計(jì)功能要求，該設(shè)計(jì)主要包括按鍵搶答輸入，數(shù)碼管顯示，報(bào)警電路及FPGA系統(tǒng)。搶答器結(jié)構(gòu)原理圖如圖圖1 搶答器結(jié)構(gòu)原理圖第二章系統(tǒng)分析與實(shí)現(xiàn)第一節(jié)系統(tǒng)分析該系統(tǒng)可實(shí)現(xiàn)要求中的最基本功能，除此之外還可以實(shí)現(xiàn)搶答時(shí)間限制的功能，其中，搶答

7、成功者組號(hào)由靜態(tài)顯示的方法使用，使四個(gè)數(shù)碼管同時(shí)顯示其組號(hào)，同時(shí)，該搶答者對(duì)應(yīng)的led燈亮。若還有其他搶答者在其后按下按鍵，搶答無(wú)效，只取第一個(gè)搶答者信息。第二節(jié)程序及程序功能介紹一、端口定義部分modulemain(reset,clock,din1,din2,din3,din4,judge,beep,wei,duan,be5 / 17ep,wei1,duan1);input reset,clock;input din1,din2,din3,din4,judge;output3:0 wei;output7:0 duan;output beep;output3:0 wei1;output7:0

8、duan1;wire clk1k;wire clk1hz;fenpin uut1(reset,clock,clk1k,clk1hz);qiangdeuut2(clock,din1,din2,din3,din4,judge,clk1hz,wei,duan);daojishi uut3(reset,clk1k,clk1hz,beep,wei1,duan1);Endmodule二、搶答部分下?lián)尨鸢粹o后，系統(tǒng)鎖存，其他組別搶答無(wú)效；同時(shí)通過(guò)f1向蜂鳴器發(fā)出信號(hào)，蜂鳴器1s表示搶答成功；于此同時(shí)信號(hào)out輸送給led燈，搶答成功者對(duì)應(yīng)led為靜態(tài)顯示搶答管熄滅示警。6 / 17moduleqiangde

9、(clock,din1,din2,din3,din4,judge,clk1_hz,wei,duan);input clock,judge;input din1,din2,din3,din4;input clk1_hz;output3:0 wei;output7:0 duan;reg3:0 wei;reg7:0 duan;reg block;always(posedge clock)beginif(!judge)beginblock=0;wei=4b1111;duan=8hff;end篇三：基于FPGA技術(shù)的多人搶答器設(shè)計(jì)畢業(yè)設(shè)計(jì)課題名稱：基于FPGA技術(shù)的多人搶答器設(shè)計(jì)院 系 名 稱專 業(yè)7

10、/ 17班 級(jí)學(xué) 生 姓 名學(xué) 號(hào)指 導(dǎo) 教 師完成日期：摘 要搶答器是為智力競(jìng)賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先人按下按鍵后，則在顯示器上顯示該組的號(hào)碼，對(duì)應(yīng)的燈亮，同時(shí)電路將其他各組按鍵封鎖，使其不起作用。若搶答時(shí)間內(nèi)無(wú)人搶答，則EDA關(guān)鍵詞：搶答鑒別、FPGA、計(jì)數(shù)、報(bào)警AbstractResponderistheanswerforthequizparticipantstoanswerin the design when a priority decision circuit, and the racecanbedividedintoseveralgroups,answerineac

11、hgrouponthehost issues raised in the shortest possible time to makejudgments,andpresstheanswerinanswerkey.Afterpressingthe button when the first person, then the display shows the8 / 17number of the group, the corresponding lights, while othergroupswillbekeycircuitblock,itdoesnotwork.Iftheanswerin t

12、ime, no answer in, the alarm lights. Answering questions,allthekeysfromthehosttorestoreandre-startthenextroundof the Responder. So to complete the answering device logicfunctions,thecircuitshouldincludeResponderidentificationmodule, Responder counting module, alarm module, decodingmodule, frequency

13、module.Keywords：Responder Identification、Blockade、Count、Alarm目 錄摘要 . 2Abstract . 2目錄 .9 / 17. 3EDA一、的發(fā)展歷史 . 4二 、 EDA 技 術(shù) 的 概 念 與 應(yīng)用 . 4EDA技術(shù)的基本概念 . 4EDA工具軟件 .5電 子 電 路 設(shè) 計(jì) 與 仿 真 工具 . 5PCB設(shè)計(jì)軟件 . 7IC設(shè)計(jì)軟10 / 17件 . 7PLD設(shè)計(jì)工具 . 9其它EDA軟件 . 10EDA的應(yīng)用 . 11EDA技術(shù)的發(fā)展趨勢(shì) . 11三 、 選 用 的 開(kāi) 發(fā) 平臺(tái) . 12四 、 設(shè) 計(jì) 要 求 與 方案 .1

14、1 / 17. 13設(shè)計(jì)要求 . 13方案設(shè)計(jì)與論證 . 13單元電路設(shè)計(jì) .14搶答鑒別模塊 . 14計(jì)數(shù)模塊 . 16報(bào)警模塊 . 17七段譯碼器模12 / 17塊 . 17分頻模塊 . 18頂層文件 . 20五 、 鎖 定 引 腳 及 下載 . 21選 擇 鎖 定 引 腳 ， 再 重 新 編 譯 一次 . 21鎖定引腳:. 21六、總結(jié).13 / 17. 22參考文獻(xiàn). 22一、EDA的發(fā)展歷史20世紀(jì)90了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方

15、法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。EDAEDA件描述語(yǔ)言VHDL化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)14 / 17上自動(dòng)處理完成。現(xiàn)在對(duì)EDA 的概念或范疇用得很寬。包括在機(jī)械、電子、通信、 的 EDA 使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。二、EDA技術(shù)的概念與應(yīng)用EDA 技術(shù)的基本概念EDA 計(jì)。利用 ED

16、A 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC版圖或PCB 版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA 的概念或范疇用得很寬。包括在機(jī)械、電子、通信、 的 EDA 使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA 技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB 設(shè)計(jì)和IC設(shè)計(jì)。EDA 設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。15 / 17EDA工具軟件EDA設(shè)計(jì)軟件、系統(tǒng)設(shè)計(jì)輔助軟件等三類。目前進(jìn)入我國(guó)并具有廣泛影響的EDA軟件是系統(tǒng)設(shè)計(jì)軟件輔助類和可編程芯片輔助設(shè)計(jì)軟件：Quartus II、Protel、Altium10(原EWB等等。這些工具都有PCB與第三方軟件接口。下面按主要功能或主要應(yīng)用場(chǎng)合，分為電路設(shè)計(jì)與仿真工具、PCB設(shè)計(jì)工具及其它EDA軟件，進(jìn)行簡(jiǎn)單介紹。電子電路設(shè)計(jì)與仿真工具我們大家可能都用過(guò)試驗(yàn)板或者其他的東西制作過(guò)一些電子制題，事先并沒(méi)有想到，這樣一來(lái)就浪費(fèi)了我們的很多時(shí)間和物資。而且增加了