(完整)FPGA筆試題及答案總結(jié)歸納-推薦文檔

1、(完整)FPGA筆試題及答案總結(jié)-推薦文檔(完整)FPGA筆試題及答案總結(jié)-推薦文檔PAGE17(完整)FPGA筆試題及答案總結(jié)-推薦文檔第1章FPGA基礎(chǔ)知識(shí)FPGA設(shè)計(jì)工程師努力的方向SOPC，高速串行I/O，低功耗，可靠性，可測(cè)試性和設(shè)計(jì)驗(yàn)證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計(jì)也朝著高速、高度集成、低功耗、高可靠性、高可測(cè)、可驗(yàn)證性發(fā)展。芯片可測(cè)、可驗(yàn)證，正在成為復(fù)雜設(shè)計(jì)所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時(shí)間提前，這也是一些公司花大力氣設(shè)計(jì)仿真平臺(tái)的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進(jìn)入FPGA設(shè)計(jì)者的考慮范

2、圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊瑢W(xué)無(wú)止境，當(dāng)掌握一定概念、方法之后，就要開(kāi)始考慮FPGA其它方面的問(wèn)題了。簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程系統(tǒng)設(shè)計(jì)電路構(gòu)思，設(shè)計(jì)說(shuō)明與設(shè)計(jì)劃分，電路設(shè)計(jì)與輸入（HDL代碼、原理圖），功能仿真與測(cè)試，邏輯綜合，門級(jí)綜合，邏輯驗(yàn)證與測(cè)試（綜合后仿真），布局布線，時(shí)序仿真，板級(jí)驗(yàn)證與仿真，加載配置，在線調(diào)試。常用開(kāi)發(fā)工具（AlteraFPGA）HDL語(yǔ)言輸入：TextEditor（HDL語(yǔ)言輸入），還可以使用UltraEdit原理圖輸入：S

3、chematicEditorIPCore輸入：MegaWinzad綜合工具：Synplify/SynplifyPro，QaustusII內(nèi)嵌綜合工具仿真工具：ModelSim實(shí)現(xiàn)與優(yōu)化工具：QuartusII集成的實(shí)現(xiàn)工具有AssignmentEditor（約束編輯器）、LogicLock（邏輯鎖定工具）、PowerFitFitter（布局布線器）、TimingAnalyzer（時(shí)序分析器，STA分析工具）、FloorplanEditor（布局規(guī)劃器）、ChipEditor（底層編輯器）、DesignSpaceExplorer（設(shè)計(jì)空間管理器）、DesignAssistant（檢查設(shè)計(jì)可靠性）

4、等。后端輔助工具：Assembler（編程文件生成工具），Programmer（下載編程工具），PowerGauge（功耗仿真器）調(diào)試工具：SignalTapII（在線邏輯分析儀），SignalProbe（信號(hào)探針）。系統(tǒng)級(jí)設(shè)計(jì)環(huán)境：SOPCBuilder，DSPBuilder，SoftwareBuilder。Quartus文件管理1.編譯必需的文件：設(shè)計(jì)文件（.gdf、.bdf、EDIF輸入文件、.tdf、verilog設(shè)計(jì)文件、.vqm、.vt、VHDL設(shè)計(jì)文件、.vht）、存儲(chǔ)器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。2.編譯過(guò)程

5、中生成的中間文件（.eqn文件和db目錄下的所有文件.tdf，.hdb，.xml等）3.編譯結(jié)束后生成的報(bào)告文件（.rpt、.qsmg等）4.根據(jù)個(gè)人使用習(xí)慣生成的界面配置文件（.qws等）5.編程文件（.sof、.pof、.ttf等）IC設(shè)計(jì)流程寫出一份設(shè)計(jì)規(guī)范，設(shè)計(jì)規(guī)范評(píng)估，選擇芯片和工具，設(shè)計(jì)，（仿真，設(shè)計(jì)評(píng)估，綜合，布局和布線，仿真和整體檢驗(yàn)）檢驗(yàn)，最終評(píng)估，系統(tǒng)集成與測(cè)試，產(chǎn)品運(yùn)輸。設(shè)計(jì)規(guī)則：使用自上而下的設(shè)計(jì)方法（行為級(jí)，寄存器傳輸級(jí)，門電路級(jí)），按器件的結(jié)構(gòu)來(lái)工作，做到同步設(shè)計(jì)，防止亞穩(wěn)態(tài)的出現(xiàn)，避免懸浮的節(jié)點(diǎn)，避免總線的爭(zhēng)搶（多個(gè)輸出端同時(shí)驅(qū)動(dòng)同一個(gè)信號(hào)）。設(shè)計(jì)測(cè)試（DFT）強(qiáng)

6、調(diào)可測(cè)試性應(yīng)該是設(shè)計(jì)目標(biāo)的核心，目的是排除一個(gè)芯片的設(shè)計(jì)缺陷，捕獲芯片在物理上的缺陷問(wèn)題。ASIC設(shè)計(jì)要求提供測(cè)試結(jié)構(gòu)和測(cè)試系向量。FPGA等默認(rèn)生產(chǎn)廠商已經(jīng)進(jìn)行了適當(dāng)?shù)臏y(cè)試。測(cè)試的10/10原則：測(cè)試電路的規(guī)模不要超過(guò)整個(gè)FPGA的10%，花費(fèi)在設(shè)計(jì)和仿真測(cè)試邏輯上的時(shí)間不應(yīng)超過(guò)設(shè)計(jì)整個(gè)邏輯電路的10%。FPGA基本結(jié)構(gòu)可編程輸入/輸出單元，基本可編程邏輯單元，嵌入式塊RAM，豐富的布線資源，底層嵌入式功能單元，內(nèi)嵌專用硬核。常用的電氣標(biāo)準(zhǔn)有LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCI等。FPGA懸浮的總線會(huì)增加系統(tǒng)內(nèi)的噪聲，增加功率的損耗，并且具有潛在的產(chǎn)生

7、不穩(wěn)定性的問(wèn)題，解決方案是加上拉電阻。對(duì)于SRAM型器件，路徑是通過(guò)編程多路選擇器實(shí)現(xiàn)；對(duì)于反熔絲型器件，路徑通過(guò)傳導(dǎo)線（高阻抗，有RC延時(shí)）來(lái)實(shí)現(xiàn)的。這兩種結(jié)構(gòu)都顯著加大了路徑延時(shí)。FPGA選型時(shí)要考慮哪些方面？需要的邏輯資源、應(yīng)用的速度要求，功耗，可靠性，價(jià)格，開(kāi)發(fā)環(huán)境和開(kāi)發(fā)人員的熟悉程度。同步設(shè)計(jì)的規(guī)則單個(gè)時(shí)鐘域：1、所有的數(shù)據(jù)都要通過(guò)組合邏輯和延時(shí)單元，典型的延時(shí)單元是觸發(fā)器，這些觸發(fā)器被一個(gè)時(shí)鐘信號(hào)所同步；2、延時(shí)總是由延時(shí)單元來(lái)控制，而不是由組合邏輯來(lái)控制；3、組合邏輯所產(chǎn)生的信號(hào)不能在沒(méi)有通過(guò)一個(gè)同步延時(shí)單元的情況下反饋回到同一個(gè)組合邏輯；4、時(shí)鐘信號(hào)不能被門控，必須直接到達(dá)延時(shí)

8、單元的時(shí)鐘輸入端，而不是經(jīng)過(guò)任何組合邏輯；5、數(shù)據(jù)信號(hào)必須只通向組合邏輯或延時(shí)單元的數(shù)據(jù)輸入端。多個(gè)時(shí)鐘域：把通過(guò)兩個(gè)不同時(shí)鐘作用區(qū)域之間的信號(hào)作為異步信號(hào)處理你所知道的可編程邏輯器件有哪些？PAL/GAL，CPLD，F(xiàn)PGAPLA：可編程邏輯陣列，一種用于大規(guī)模的與陣列和或陣列的邏輯器件，用于實(shí)現(xiàn)布爾邏輯的不同組合。PLA：可編程陣列邏輯，一種邏輯器件，由大規(guī)模的與陣列和規(guī)模小且數(shù)量固定的或門組成，可用于實(shí)現(xiàn)布爾邏輯和狀態(tài)機(jī)。PAL：很短的交貨時(shí)間、可編程的、沒(méi)有NRE（非循環(huán)工程）費(fèi)用門陣列：高密度性、能實(shí)現(xiàn)許多邏輯函數(shù)、速度相對(duì)較快FPGA、ASIC、CPLD的概念及區(qū)別FPGA（Fie

9、ldProgrammableGateArray）是可編程ASIC。ASIC專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。FPGA采用同步時(shí)鐘設(shè)計(jì)，使用全局時(shí)鐘驅(qū)動(dòng)，采用時(shí)鐘驅(qū)動(dòng)方式在各級(jí)專用布線資源上靈活布線，ASIC有時(shí)采用異步邏輯，一般采用門控時(shí)鐘驅(qū)動(dòng)，一旦設(shè)計(jì)完成，其布線是固定的。FPGA比ASIC開(kāi)發(fā)周期短

10、，成本低，設(shè)計(jì)靈活。CPLD（ComplexProgrammableLogicDevice）是復(fù)雜可編程邏輯器件。CPLD開(kāi)關(guān)矩陣路徑設(shè)計(jì)的一個(gè)優(yōu)點(diǎn)是信號(hào)通過(guò)芯片的延時(shí)時(shí)間是確定的。設(shè)計(jì)者通過(guò)計(jì)算經(jīng)由功能模塊、I/O模塊和開(kāi)關(guān)矩陣的延遲就可以任何信號(hào)的延遲時(shí)間，并且信號(hào)沿金屬線傳遞所引起的延遲是可忽略的。鎖存器（latch）和觸發(fā)器（flip-flop）區(qū)別？電平敏感的存儲(chǔ)器件稱為鎖存器，可分為高電平鎖存器和低電平鎖存器，用于不同時(shí)鐘之間的信號(hào)同步。由交叉耦合的門構(gòu)成的雙穩(wěn)態(tài)的存儲(chǔ)原件稱為觸發(fā)器。分為上升沿觸發(fā)和下降沿觸發(fā)?？梢哉J(rèn)為是兩個(gè)不同電平敏感的鎖存器串連而成。前一個(gè)鎖存器決定了觸發(fā)器的

11、建立時(shí)間，后一個(gè)鎖存器則決定了保持時(shí)間。鎖存器對(duì)脈沖電平敏感，在時(shí)鐘脈沖的電平作用下改變狀態(tài)。鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過(guò)一個(gè)緩沖器一樣；一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時(shí)輸出對(duì)于輸入是透明的。應(yīng)用場(chǎng)合：數(shù)據(jù)有效遲后于時(shí)鐘信號(hào)有效。這意味著時(shí)鐘信號(hào)先到，數(shù)據(jù)信號(hào)后到。在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存器。缺點(diǎn)：時(shí)序分析較困難。不要鎖存器的原

12、因：1、鎖存器容易產(chǎn)生毛刺，2、鎖存器在ASIC設(shè)計(jì)中應(yīng)該說(shuō)比f(wàn)f要簡(jiǎn)單，但是在FPGA的資源中，大部分器件沒(méi)有鎖存器這個(gè)東西，所以需要用一個(gè)邏輯門和ff來(lái)組成鎖存器，這樣就浪費(fèi)了資源。優(yōu)點(diǎn)：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過(guò)一定要保證所有的latch信號(hào)源的質(zhì)量，鎖存器在CPU設(shè)計(jì)中很常見(jiàn)，正是由于它的應(yīng)用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個(gè)功能所需要的門較觸發(fā)器要少，所以在asic中用的較多。寄存器用來(lái)存放數(shù)據(jù)的一些小型存儲(chǔ)區(qū)域，用來(lái)暫時(shí)存放參與運(yùn)算的數(shù)據(jù)和運(yùn)算結(jié)果，它被廣泛的用于各類數(shù)字系統(tǒng)和計(jì)算機(jī)中。其實(shí)寄存器就是一種常用的時(shí)序邏輯電路，

13、但這種時(shí)序邏輯電路只包含存儲(chǔ)電路。寄存器的存儲(chǔ)電路是由鎖存器或觸發(fā)器構(gòu)成的，因?yàn)橐粋€(gè)鎖存器或觸發(fā)器能存儲(chǔ)1位二進(jìn)制數(shù)，所以由N個(gè)鎖存器或觸發(fā)器可以構(gòu)成N位寄存器。工程中的寄存器一般按計(jì)算機(jī)中字節(jié)的位數(shù)設(shè)計(jì)，所以一般有8位寄存器、16位寄存器等。對(duì)寄存器中的觸發(fā)器只要求它們具有置1、置0的功能即可，因而無(wú)論是用同步RS結(jié)構(gòu)觸發(fā)器，還是用主從結(jié)構(gòu)或邊沿觸發(fā)結(jié)構(gòu)的觸發(fā)器，都可以組成寄存器。一般由D觸發(fā)器組成，有公共輸入/輸出使能控制端和時(shí)鐘，一般把使能控制端作為寄存器電路的選擇信號(hào)，把時(shí)鐘控制端作為數(shù)據(jù)輸入控制信號(hào)。寄存器的應(yīng)用1.可以完成數(shù)據(jù)的并串、串并轉(zhuǎn)換；2.可以用做顯示數(shù)據(jù)鎖存器：許多設(shè)備需

14、要顯示計(jì)數(shù)器的記數(shù)值，以8421BCD碼記數(shù)，以七段顯示器顯示，如果記數(shù)速度較高，人眼則無(wú)法辨認(rèn)迅速變化的顯示字符。在計(jì)數(shù)器和譯碼器之間加入一個(gè)鎖存器，控制數(shù)據(jù)的顯示時(shí)間是常用的方法。3.用作緩沖器；4.組成計(jì)數(shù)器：移位寄存器可以組成移位型計(jì)數(shù)器，如環(huán)形或扭環(huán)形計(jì)數(shù)器。JTAG信號(hào)TCK：測(cè)試時(shí)鐘輸入，用于移位控制，上升沿將測(cè)試指令、測(cè)試數(shù)據(jù)和控制輸入信號(hào)移入芯片；下降沿時(shí)將數(shù)據(jù)從芯片移出。TMS：測(cè)試模式選擇，串行輸入端，用于控制芯片內(nèi)部的JTAG狀態(tài)機(jī)。TDI：測(cè)試數(shù)據(jù)輸入，串行輸入端，用于指令和編程數(shù)據(jù)的輸入，在時(shí)鐘上升沿，數(shù)據(jù)被捕獲。TDO：測(cè)試數(shù)據(jù)輸出，串行輸出端，時(shí)鐘下降沿，數(shù)據(jù)被

15、驅(qū)動(dòng)輸出。TRST：測(cè)試復(fù)位輸入（僅用于擴(kuò)展JTAG），異步、低電平有效，用于JTAG初始化時(shí)。FPGA芯片內(nèi)有哪兩種存儲(chǔ)器資源？FPGA芯片內(nèi)有兩種存儲(chǔ)器資源：一種叫blockram,另一種是由LUT配置成的內(nèi)部存儲(chǔ)器（也就是分布式ram，distributeram）。Blockram由一定數(shù)量固定大小的存儲(chǔ)塊構(gòu)成的，使用BLOCKRAM資源不占用額外的邏輯資源，并且速度快。但是使用的時(shí)候消耗的BLOCKRAM資源是其塊大小的整數(shù)倍。FPGA中可以綜合實(shí)現(xiàn)為RAM/ROM/CAM的三種資源及其注意事項(xiàng)？三種資源：blockram、觸發(fā)器（FF）、查找表（LUT）；注意事項(xiàng)：1、在生成RAM等

16、存儲(chǔ)單元時(shí)，應(yīng)該首選blockram資源；原因有二：使用blockram等資源，可以節(jié)約更多的FF和4-LUT等底層可編程單元，最大程度發(fā)揮器件效能，節(jié)約成本；blockram是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT和register構(gòu)建的存儲(chǔ)器更有優(yōu)勢(shì)。2、弄清FPGA的硬件結(jié)構(gòu)，合理使用blockram資源；3、分析blockram容量，高效使用blockram資源和分布式ram資源（distributeram）。FPGA設(shè)計(jì)中對(duì)時(shí)鐘的使用（例如分頻等）FPGA芯片有固定的時(shí)鐘路由，這些路由能有減少時(shí)鐘抖動(dòng)和偏差。需要對(duì)時(shí)鐘進(jìn)行相位移動(dòng)或變頻的時(shí)候，一般不允許對(duì)時(shí)鐘進(jìn)行邏輯操作，

17、這樣不僅會(huì)增加時(shí)鐘的偏差和抖動(dòng)，還會(huì)使時(shí)鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時(shí)鐘管理器如PLL，DLL或DCM，或者把邏輯轉(zhuǎn)換到觸發(fā)器的D輸入。Xilinx中與全局時(shí)鐘資源和DLL相關(guān)的硬件原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：BUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。HDL語(yǔ)言的層次概念？HDL語(yǔ)言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級(jí)、功能模塊級(jí)，行為級(jí)，寄存器傳輸級(jí)和門級(jí)。查找表的原理與結(jié)構(gòu)？查找表（look-up-table）簡(jiǎn)稱為L(zhǎng)UT，本質(zhì)上是一個(gè)RAM。目前FPGA中多使用4

18、輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。IC設(shè)計(jì)前端到后端的流程和EDA工具？設(shè)計(jì)前端也稱邏輯設(shè)計(jì)，后端設(shè)計(jì)也稱物理設(shè)計(jì)，兩者并沒(méi)有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計(jì)就是后端設(shè)計(jì)。1：規(guī)格制定：客戶向芯片設(shè)計(jì)公司提出設(shè)計(jì)要求。2：詳細(xì)設(shè)計(jì)：芯片設(shè)計(jì)公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計(jì)解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目

19、前架構(gòu)的驗(yàn)證一般基于systemC，仿真可以使用systemC的仿真工具，CoCentric和VisualElite等。3：HDL編碼：設(shè)計(jì)輸入工具：ultra，visualVHDL等4：仿真驗(yàn)證：modelsim5：邏輯綜合：synplify6：靜態(tài)時(shí)序分析：synopsys的PrimeTime7：形式驗(yàn)證：Synopsys的Formality.什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用OC門（集電極開(kāi)路與非門）來(lái)實(shí)現(xiàn)，由于不用OC門可能使灌電流過(guò)大，而燒壞邏輯門，因此在輸出端口應(yīng)加一個(gè)上拉電阻。IC設(shè)計(jì)中同步復(fù)位與異步

20、復(fù)位的區(qū)別？同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。MOORE與MEELEY狀態(tài)機(jī)的特征？Moore狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化。Mealy狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān),而且與當(dāng)前輸入值有關(guān)。Latch和Register區(qū)別？行為描述中Latch如何產(chǎn)生？本質(zhì)的區(qū)別在于：latch是電平觸發(fā)，register是邊沿觸發(fā)。register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)

21、計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。時(shí)序設(shè)計(jì)中盡量使用register觸發(fā)。行為描述中，如果對(duì)應(yīng)所有可能輸入條件，有的輸入沒(méi)有對(duì)應(yīng)明確的輸出，系統(tǒng)會(huì)綜合出latch。比如：出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過(guò)程（1）點(diǎn)路變量分析：投入5分硬幣為一個(gè)變量，定義為A，為輸入；投入10分硬幣為一個(gè)變量，定義為B，為輸入；售貨機(jī)給出飲料為一變量，定義為Y，為輸出；售貨機(jī)找零為一變量，定義為Z，為輸出。（2）狀態(tài)確定：電路共有兩個(gè)狀態(tài)：狀態(tài)S0，表示未投入任何硬幣；狀態(tài)S1，表示投入了5分硬

22、幣。（3）設(shè)計(jì)過(guò)程：設(shè)當(dāng)前為S0狀態(tài)，當(dāng)接收到5分硬幣時(shí)，轉(zhuǎn)換到S1狀態(tài)，等待繼續(xù)投入硬幣；當(dāng)接收到10分硬幣時(shí)，保持S0狀態(tài)，彈出飲料，不找零。當(dāng)前狀態(tài)為S1時(shí)，表示已經(jīng)有5分硬幣，若再接收5分硬幣，轉(zhuǎn)換到S0狀態(tài)，彈出飲料，不找零；若接收到10分硬幣，轉(zhuǎn)換到S0狀態(tài)，彈出飲料，找零。所用設(shè)計(jì)工具：QuartusII，modelsim第4章名詞解釋sram，falshmemory及dram的區(qū)別sram：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM需要不停的REFRESH，制造成本較高，通常用來(lái)作為快取(CACHE)記憶體使用flash：閃存，存取速度慢，容量大，掉電

23、后數(shù)據(jù)不會(huì)丟失dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED)電位差量，否則電位差將降低至無(wú)法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比sram便宜，但訪問(wèn)速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。SSRAM：SynchronousStaticRandomAccessMemory同步靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器。它的一種類型的SRAM。SSRAM的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問(wèn)獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：SynchronousDRAM同步動(dòng)態(tài)隨機(jī)存

24、儲(chǔ)器。FPGA設(shè)計(jì)中既可以用于靜態(tài)驗(yàn)證又可以用于動(dòng)態(tài)仿真的是(斷言，類似于C語(yǔ)言里的assert，靜態(tài)驗(yàn)證類似于程序在編譯階段就能發(fā)現(xiàn)錯(cuò)誤，動(dòng)態(tài)仿真是仿真階段發(fā)現(xiàn)錯(cuò)誤）的碼片速率是：PROM分類：可擦除可編程的只讀存儲(chǔ)器（EPROM）：施加高壓電信號(hào)編程，置于紫外線中可擦除其內(nèi)容。電可擦除可編程只讀存儲(chǔ)器（E2PROM）：高壓編程和擦除。Flash存儲(chǔ)器：電信號(hào)對(duì)其編程和擦除。PROM分類：名詞IRQ,BIOS,USB,VHDL,SDR給你一堆名詞，舉例他們的作用。有PCI、ECC、DDR、interrupt、pipeline中斷的類型，作用。IRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRIIRDFT(離散傅立葉變換)或者是中文的，