硬件工程師面試題集含答案,很全

1、硬件工程師面試題集（ DSP ，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體）-Real_Yamede1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。(1) 什么是Setup 和 Hold 時間？答： Setup/HoldTime用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間(SetupTime) 是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)能夠保持穩(wěn)定不變的時間。輸入數(shù)據(jù)信號應(yīng)提前時鐘上升沿(如上升沿有效 )T時間到達芯片，這個T 就是建立時間通常所說的SetupTime 。如不滿足Setup Time ，這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿到來時，數(shù)據(jù)才能被打

2、入觸發(fā)器。保持時間(HoldTime) 是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)保持穩(wěn)定不變的時間。如果HoldTime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？答：在組合邏輯電路中，由于門電路的輸入信號經(jīng)過的通路不盡相同，所產(chǎn)生的延時也就會不同，從而導(dǎo)致到達該門的時間不一致，我們把這種現(xiàn)象叫做競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。請畫出用 D 觸發(fā)器實現(xiàn) 2 倍分頻的邏輯電路答：把D 觸發(fā)器的輸出端加非門接到D 端即可，如下圖所示

3、：什么是 線與 邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？答：線與邏輯是兩個或多個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用OC門來實現(xiàn)( 漏極或者集電極開路 )，為了防止因灌電流過大而燒壞OC門 ,應(yīng)在OC門輸出端接一上拉電阻(線或則是下拉電阻)。什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？答： 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系.電路設(shè)計可分類為同步電路設(shè)計和異步電路設(shè)計。同步電路利用時鐘脈沖使其子系統(tǒng)同步運作，而異步電路不使用時鐘脈沖做同步，其子系統(tǒng)是使用特殊的“開始”和“完成”信號使之同步。異步電路具有下列優(yōu)點：無時鐘歪斜問題、低電

4、源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。你知道那些常用邏輯電平？ TTL 與 COMS 電平可以直接互連嗎？答：常用的電平標準，低速的有RS232、 RS485、 RS422 、 TTL 、 CMOS 、 LVTTL 、 LVCMOS 、 ECL 、 ECL 、LVPECL 等，高速的有 LVDS 、 GTL 、 PGTL 、 CML 、 HSTL 、 SSTL 等。一般說來， CMOS電平比TTL 電平有著更高的噪聲容限。如果不考慮速度和性能，一般TTL 與 CMOS器件可以互換。但是需要注意有時候負載效應(yīng)可能引起電路工作不正常，因為有些TTL 電路需要下一級的輸入阻抗作為負

5、載才能正常工作。(6) 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器 )典型輸入設(shè)備與微機接口的邏輯示意圖如下：2、你所知道的可編程邏輯器件有哪些？答： ROM( 只讀存儲器 ) 、 PLA( 可編程邏輯陣列)、 FPLA( 現(xiàn)場可編程邏輯陣列)、 PAL( 可編程陣列邏輯 )GAL( 通用陣列邏輯 ) ， EPLD( 可擦除的可編程邏輯器件) 、 FPGA( 現(xiàn)場可編程門陣列)、 CPLD( 復(fù)雜可編程邏輯器件 )等 ，其中 ROM 、 FPLA 、 PAL 、 GAL 、 EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當

6、今最流行的兩類可編程邏輯器件。FPGA是基于查找表結(jié)構(gòu)的，而CPLD 是基于乘積項結(jié)構(gòu)的。3、用 VHDL或 VERILOG、 ABLE描述 8位 D 觸發(fā)器邏輯4、請簡述用EDA軟件 (如PROTEL)進行設(shè)計 (包括原理圖和PCB 圖)到調(diào)試出樣機的整個過程，在各環(huán)節(jié)應(yīng)注意哪些問題？答：完成一個電子電路設(shè)計方案的整個過程大致可分：(1) 原理圖設(shè)計(2)PCB 設(shè)計(3) 投板(4) 元器件焊接 (5)模塊化調(diào)試(6) 整機調(diào)試 。注意問題如下：原理圖設(shè)計階段注意適當加入旁路電容與去耦電容；注意適當加入測試點和0 歐電阻以方便調(diào)試時測試用；注意適當加入0 歐電阻、電感和磁珠（專用于抑制 信

7、號 線、電源線上的高頻噪聲和尖峰干擾）以實現(xiàn)抗干擾和阻抗匹配；(2)PCB設(shè)計階段自己設(shè)計的元器件封裝要特別注意以防止板打出來后元器件無法焊接；FM 部分走線要盡量短而粗，電源和地線也要盡可能粗；旁路電容、晶振要盡量靠近芯片對應(yīng)管腳；注意美觀與使用方便；投板說明自己需要的工藝以及對制板的要求；元器件焊接防止出現(xiàn)芯片焊錯位置，管腳不對應(yīng)；防止出現(xiàn)虛焊、漏焊、搭焊等；模塊化調(diào)試先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊；上電時動作要迅速，發(fā)現(xiàn)不會出現(xiàn)短路時在徹底接通電源；調(diào)試一個模塊時適當隔離其它模塊 ；各模塊的技術(shù)指標一定要大于客戶的要求；整機調(diào)試如提高靈敏度等問題5、基爾霍夫定理KC

8、L ：電路中的任意節(jié)點，任意時刻流入該節(jié)點的電流等于流出該節(jié)點的電流（KVL同理）6、描述反饋電路的概念，列舉他們的應(yīng)用反饋是將放大器輸出信號(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號進行比較(相加或相減 )，并用比較所得的有效輸入信號去控制輸出，負反饋可以用來穩(wěn)定輸出信號或者增益，也可以擴展通頻帶，特別適合于自動控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。7、負反饋種類及其優(yōu)點電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展，放大器的通頻帶，自動調(diào)節(jié)作用8、放大電路的頻

9、率補償?shù)哪康氖鞘裁?，有哪些方法頻率補償 是為了改變頻率特性，減小時鐘和相位差，使輸入輸出頻率同步相位補償 通常是改善穩(wěn)定裕度，相位補償與頻率補償?shù)哪繕擞袝r是矛盾的不同的電路或者說不同的元器件對不同頻率的放大倍數(shù)是不相同的，如果輸入信號不是單一頻率，就會造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真放大電路中頻率補償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，二是克服由于引入負反饋而可能出現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于 晶體管結(jié)電容的存在常常會使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問題，常用的方法就是在電路中引入負反饋。然后，負反饋的引入又引入了新的

10、問題，那就是負反饋電路會出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工作，必須對放大電路進行頻率補償。頻率補償?shù)姆椒梢苑譃槌把a償和滯后補償 ，主要是通過接入一些阻容元件來改變放大電路的開環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)9、有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、 L 和 C 組成；有源濾波器：集成運放和R、 C 組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。10、名詞解釋：SRAM

11、 、 SSRAM 、 SDRAM 、壓控振蕩器(VCO)SRAM ：靜態(tài)RAM ； DRAM ：動態(tài)RAM ； SSRAM ： Synchronous Static RandomAccess Memory 同步靜態(tài)隨機訪問存儲器，它的一種類型的SRAM 。 SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數(shù)據(jù)輸入和其它控制信號均與時鐘信號相關(guān)。這一點與異步SRAM 不同，異步SRAM 的訪問獨立于時鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM ： Synchronous DRAM同步動態(tài)隨機存儲器。11、名詞解釋：IRQ 、 BIOS 、 USB、 VHDL 、 SDR 。IRQ ：

12、中斷請求(2)BIOS ： BIOS 是英文 Basic Input Output System 的縮略語，直譯過來后中文名稱就是 基本輸入輸出系統(tǒng) 。其實，它是一組固化到計算機內(nèi)主板上一個ROM 芯片上的程序， 它保存著計算機最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置信息、開機后自檢程序和系統(tǒng)自啟動程序。其主要功能是為計算機提供最底層的、最直接的硬件設(shè)置和控制。(3) USB ： USB ，是英文 Universal Serial BUS （通用串行總線）的縮寫，而其中文簡稱為“通串線，是一個外部總線標準，用于規(guī)范電腦與外部設(shè)備的連接和通訊。(4) VHDL ： VHDL的英文全寫是： VHSIC

13、（ Very High Speed Integrated Circuit） Hardware Description Language.翻譯成中文就是超高速集成電路硬件描述語言。主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。SDR ：軟件無線電，一種無線電廣播通信技術(shù)，它基于軟件定義的無線通信協(xié)議而非通過硬連線實現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過軟件下載和更新來升級，而不用完全更換硬件。SDR 針對構(gòu)建多模式、多頻和多功能無線通信設(shè)備的問題提供有效而安全的解決方案。、單片機上電后沒有運轉(zhuǎn)，首先要檢查什么首先應(yīng)該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源

14、電壓，例如常用的5V 。接下來就是檢查復(fù)位引腳電壓是否正常。分別測量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“ X10 ”檔。另一個辦法是測量復(fù)位狀態(tài)下的IO口電平，按住復(fù)位鍵不放，然后測量IO口 (沒接外部上拉的P0 口除外 )的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。另外還要注意的地方是，如果使用片內(nèi)ROM的話 (大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴ROM的了 )，一定要將EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導(dǎo)致的。在單片機的電

15、源引腳跟地引腳之間接上一個0.1uF 的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF 的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試(越靠近芯片越好)。、最基本的三極管曲線特性答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸管輸入回路中，加在基極和發(fā)射極的電壓VBE與 由它所產(chǎn)生的基極電流指在一定的基極電流I B 控制下，三極管的集電極與發(fā)射極之間的電壓出特性曲線。輸入特性是指三極I B之間的關(guān)系。輸出特性通常是VCE同集電極電流IC 的關(guān)系圖 (1) 典型輸入特性曲線圖 (2) 典型輸出特性曲線圖 (3) 直、交流負載線，功耗線、什么是頻率

16、響應(yīng)，怎么才算是穩(wěn)定的頻率響應(yīng)，簡述改變頻率響應(yīng)曲線的幾個方法答：這里僅對放大電路的頻率響應(yīng)進行說明。在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當輸入信號的頻率過低或過高時，放大電路的放大倍數(shù)的數(shù)值均會降低，而且還將產(chǎn)生相位超前或之后現(xiàn)象。也就是說，放大電路的放大倍數(shù)(或者稱為增益 )和輸入信號頻率是一種函數(shù)關(guān)系，我們就把這種函數(shù)關(guān)系成為放大電路的頻率響應(yīng)或頻率特性。放大電路的頻率響應(yīng)可以用幅頻特性曲線和相頻特性曲線來描述，如果一個放大電路的幅頻特性曲線是一條平行于x 軸的直線( 或在關(guān)心的頻率范圍內(nèi)平行于x軸 )，而相頻特性曲線是一條通過原點的直線(或在關(guān)心的頻

17、率范圍是條通過原點的直線)，那么該頻率響應(yīng)就是穩(wěn)定的改變頻率響應(yīng)的方法主要有：(1) 改變放大電路的元器件參數(shù)；(2) 引入新的元器件來改善現(xiàn)有放大電路的頻率響應(yīng)；(3)在原有放大電路上串聯(lián)新的放大電路構(gòu)成多級放大電路。、給出一個差分運放，如何進行相位補償，并畫補償后的波特圖答：隨著工作頻率的升高，放大器會產(chǎn)生附加相移，可能使負反饋變成正反饋而引起自激。進行相位補償可以消除高頻自激。相位補償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級，利用一小電容C（幾十幾百微微法）構(gòu)成電壓并聯(lián)負反饋電路?？梢允褂秒娙菪Ｕ?、RC 校正分別對相頻特性和幅頻特性進行修改。波特圖就是在畫放大電路的頻率特性曲線時使用對數(shù)坐標。

18、波特圖由對數(shù)幅頻特性和對數(shù)相頻特性兩部分組成，它們的橫軸采用對數(shù)刻度lg f，幅頻特性的縱軸采用lg |Au| 表示，單位為dB；相頻特性的縱軸仍用 表示。、基本放大電路的種類及優(yōu)缺點，廣泛采用差分結(jié)構(gòu)的原因基本放大電路按其接法分為共基、共射、共集放大電路。共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當，頻率特性是三種接法中最好的電路。常用于寬頻帶放大電路。共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的電路，并具有電壓跟隨的特點。常用

19、于電壓大電路的輸入級和輸出級，在功率放大電路中也常采用射極輸出的形式。廣泛采用差分結(jié)構(gòu)的原因是差分結(jié)構(gòu)可以抑制溫度漂移現(xiàn)象。17、給出一差分電路，已知其輸出電壓Y+ 和 Y- ，求共模分量和差模分量設(shè)共模分量是Yc ，差模分量是Yd ，則可知其輸Y+=Yc+YdY-=Yc-Yd可得 Yc=(Y+ + Y-)/2Yd=(Y+ - Y-)/218、畫出一個晶體管級的運放電路,說明原理下圖 (a)給出了單極性集成運放C14573的電路原理圖，圖 (b) 為其放大電路部分：圖 (a) C14573電路原理圖圖 (b) C14573 的放大電路部分圖 (a)中 T1 ， T2 和 T7 管構(gòu)成多路電流源

20、，為放大電路提供靜態(tài)偏置電流，把偏置電路簡化后，就可得到圖(b)所示的放大電路部分。第一級是以P 溝道管 T3和 T4為放大管、以N溝道管 T5 和 T6 管構(gòu)成的電流源為有源負載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二級電路從 T8 的柵極輸入，其輸入電阻非常大，所以使第一級具有很強的電壓放大能力。第二級是共源放大電路，以N 溝道管T8 為放大管，漏極帶有源負載，因此也具有很強的電壓放大能力。但其輸出電阻很大，因而帶負載能力較差。電容C 起相位補償作用。19、電阻 R 和電容 C 串聯(lián)，輸入電壓為R 和 C 之間的電壓，輸出電壓分別為C 上電壓和 R 上電壓，求這兩種電路輸出

21、電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RCT 時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。答：當輸出電壓為C 上電壓時：電路的頻率響應(yīng)為從電路的頻率響應(yīng)不難看出輸出電壓加在C 上的為低通濾波器，輸出電壓加在R 上的為高通濾波器， RCVth，當輸出到達 VDD-Vth 時管子已經(jīng)關(guān)斷了。所以當柵壓為 VDD 叫閾值損失。 N 管的輸出要比柵壓損失一個閾值電壓。因此不宜用損失一個閾值。同理柵壓為 0 時， P 管 源級的輸出電壓范圍為時，源級的最高輸出電壓只能為VDD-Vth 。這N管傳輸高電平。P 管的輸出也會比柵壓VDD 到 Vth ，因此不宜用P 管傳遞低電平。

22、、畫電流偏置的產(chǎn)生電路，并解釋。基本的偏置電流產(chǎn)生電路包括鏡像電流源、比例電流源和微電流源三種。下面以鏡像電流源電路為例進行說明：、畫出施密特電路，求回差電壓。答：下圖是用CMOS反相器構(gòu)成的施密特電路：因此回差電壓為：VT2 R1VTHR1 VDDR2R224、 LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。答：主要有兩種基本類型：電容三點式電路和電感三點式電路。下圖中(a)和 (b) 分別給出了其原理電路及其等效電路電容三點式振蕩電路電感三點式振蕩電路25、 DAC和 ADC的實現(xiàn)各有哪些方法？實現(xiàn) DAC轉(zhuǎn)換的方法有：權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換，倒梯形網(wǎng)絡(luò)D/A轉(zhuǎn)換， 權(quán)電流網(wǎng)絡(luò)

23、D/A 轉(zhuǎn)換、權(quán)電容網(wǎng)絡(luò) D/A轉(zhuǎn)換以及開關(guān)樹形D/A 轉(zhuǎn)換等。實現(xiàn) ADC轉(zhuǎn)換的方法有：并聯(lián)比較型A/D轉(zhuǎn)換，反饋比較型A/D轉(zhuǎn)換，雙 積分型 A/D轉(zhuǎn)換和 V-F 變換型 A/D轉(zhuǎn)換。26、 A/D 電路組成、工作原理A/D 電路由取樣、量化和編碼三部分組成，由于模擬信號在時間上是連續(xù)信號而數(shù)字信號在時間上是離散信號，因此A/D 轉(zhuǎn)換的第一步就是要按照奈奎斯特采樣定律對模擬信號進行采樣。又由于數(shù)字信號在數(shù)值上也是不連續(xù)的，也就是說數(shù)字信號的取值只有有限個數(shù)值，因此需要對采樣后的數(shù)據(jù)盡量量化，使其量化到有效電平上，編碼就是對量化后的數(shù)值進行多進制到二進制二進制的轉(zhuǎn)換。27、為什么一個標準的倒

24、相器中P 管的寬長比要比N 管的寬長比大？和載流子有關(guān)， P 管是空穴導(dǎo)電， N 管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N 管的電流大于P 管，因此要增大P 管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電和放電是時間相等28、鎖相環(huán)有哪幾部分組成?鎖相環(huán)路是一種反饋控制電路，簡稱鎖相環(huán)（PLL ）鎖相環(huán)的特點是：利用外部輸入的參考信號控制環(huán)路內(nèi)部振蕩信號的頻率和相位。因鎖相環(huán)可以實現(xiàn)輸出信號頻率對輸入信號頻率的自動跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相

25、位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來鎖相環(huán)通常由鑒相器（ PD ）、環(huán)路濾波器（LF ）和壓控振蕩器（VCO ）三部分組成。鎖相環(huán)中的鑒相器又稱為相位比較器，它的作用是檢測輸入信號和輸出 信號的相位差，并將檢測出的相位差信號轉(zhuǎn)換成電壓信號輸出，該信號經(jīng)低通濾波器濾波后形成壓控振蕩器的控制電壓，對振蕩器輸出信號的頻率實施控制。29、用邏輯門和COMS電路實現(xiàn)AB+CD這里使用與非門實現(xiàn)：用邏輯門實現(xiàn)用 CMOS 電路組成的與非門圖 (a)給出了用與非門實現(xiàn)AB+CD，圖(b) 給出了用CMOS電路組成的與非門，將圖(b) 代入圖(a) 即可得到用CMOS電路實現(xiàn)AB+

26、CD的電路。30、用一個二選一假設(shè)輸入信號為mux 和一個 inv A 、 B，輸出信號為實現(xiàn)異或Y=A B+AB。則用一個二選一mux和一個inv實現(xiàn)異或的電路如下圖所示：31、給了reg假設(shè)時鐘周期為的 Setup 和HoldTclk， reg 的時間，求中間組合邏輯的Setup 和 Hold時間分別記為Delay 范圍Setup 和Hold 。 則有：、如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并

27、且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。解決方法主要有：(1) 降低系統(tǒng)時鐘；(2) 用反應(yīng)更快的FF ； (3) 引入同步機制，防止亞穩(wěn)態(tài)傳播；(4) 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號；(5) 使用工藝好、時鐘周期裕量大的器件、集成電路前端設(shè)計流程，寫出相關(guān)的工具。集成電路的前端設(shè)計主要是指設(shè)計IC 過程的邏輯設(shè)計、功能仿真，而后端設(shè)計則是指設(shè)計IC 過程中的版圖設(shè)計、制板流片。前端設(shè)計主要負責邏輯實現(xiàn)，通常是使用verilog/VHDL之類語言，進行行為級的描述。而后端設(shè)計，主要負責將前端的設(shè)計變成真正的schematic&layout ，流片，量產(chǎn)。集成電路

28、前端設(shè)計流程可以分為以下幾個步驟：(1) 設(shè)計說明書； (2) 行為級 描述及仿真；(3)RTL 級描述及仿真； (4) 前端功能仿真。硬件語言輸入工具有SUMMIT ， VISUALHDL， MENTOR 和RENIOR 等；圖形輸入工具有:Composer(cadence)， Viewlogic (viewdraw) 等；數(shù)字電路仿真工具有：Verolog ： CADENCE 、 Verolig-XL 、 SYNOPSYS 、 VCS 、 MENTOR 、 Modle-simVHDL ： CADENCE 、 NC-vhdl 、 SYNOPSYS 、 VSS 、 MENTOR 、 Modle

29、-sim模擬電路仿真工具：HSpice Pspice ，34、是否接觸過自動布局布線,請說出一兩種工具軟件，自動布局布線需要哪些基本元素Protel99se ORcadAllegro Pads2007 powerpcb焊盤 阻焊層 絲印層互聯(lián)線注意模擬和數(shù)字分區(qū)域放置敏感元件應(yīng)盡量避免噪聲干擾信號完整性 電源去耦、描述你對集成電路工藝的認識集成電路是采用半導(dǎo)體制作工藝，在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線或遂道布線的方法將元器件組合成完整的電子電路。（一）按功能結(jié)構(gòu)分類模擬集成電路和數(shù)字集成電路（二）按制作工藝分類厚膜集成電路和薄膜集成電路。（三）按集

30、成度高低分類小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路（四）按導(dǎo)電類型不同分類雙極型集成電路和單極型集成電路。雙極型集成電路的制作工藝復(fù)雜，功耗較大，代表集成電路有TTL 、 ECL 、 HTL 、 LST-TL 、 STTL 等類型單極型集成電路的制作工藝簡單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有CMOS 、 NMOS 、PMOS 等類型36、列舉幾種集成電路典型工藝，工藝上常提到0.25,0.18 指的是什么制造工藝：我們經(jīng)常說的0.18 微米、 0.13 微米制程，就是指制造工藝了。制造工藝直接關(guān)系到能，而 0.18 微米、 0.13 微米這個尺度就是

31、指的是cpu 核心中線路的寬度,MOS 管是指柵長。cpu的電氣性、請描述一下國內(nèi)的工藝現(xiàn)狀、半導(dǎo)體工藝中，摻雜有哪幾種方式、描述 CMOS 電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果Latch-up閂鎖效應(yīng)，又稱寄生PNPN效應(yīng)或可控硅整流器( SCR, Silicon Controlled Rectifier )效應(yīng)。在整體硅的CMOS 管下，不同極性攙雜的區(qū)域間都會構(gòu)成P-N 結(jié)，而兩個靠近的反方向的P-N 結(jié)就構(gòu)成了一個雙極型的晶體三極管。因此CMOS 管的下面會構(gòu)成多個三極管，這些三極管自身就可能構(gòu)成一個電路。這就是MOS 管的寄生三極管效應(yīng)。如果電路偶爾中出現(xiàn)了能夠使三極管開通的條件，這

32、個寄生的電路就會極大的影響正常電路的運作，會使原本的MOS 電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS （電過載）和器件損壞。40、解釋 latch-up 現(xiàn)象和Antenna effect 和其預(yù)防措施.、什么叫窄溝效應(yīng)當 JFET 或 MESFET 溝道較短， q ，還有clock 的 delay， 寫出決定最大時鐘的因素，同時給出表達式T+TclkdealyTsetup+Tco+Tdelay；TholdTclkdelay+Tco+Tdelay；、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。靜態(tài)時序分析是采用窮盡分析方法來

33、提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化 設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。 動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題。61、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)此

34、類題目都可以采用一種做法，首先將表達式全部用與非門和非門表示，然后將用CMOS與非門代入即可。非門既可以單獨實現(xiàn)，也可以用與非門實現(xiàn)(將兩輸入端接在一起即可)下圖 (a)和 (b) 分別為用CMOS實現(xiàn)的非門和與非門電路實現(xiàn)的非門和62、利用4 選 1 數(shù)據(jù)選擇器實現(xiàn)F(x,y,z)=xz+yz 63、 A 、 B、 C、 D、 E 進行投票，多數(shù)服從少數(shù)，輸出是多，那么F 輸出為1，否則F 為 0) ，用與非門實現(xiàn)，輸入F( 也就是如果數(shù)目沒有限制A、 B、C、D、 E中1 的個數(shù)比0記A贊成時A=1 ，反對時A=0 ； B 贊成時A=1 ，反對時B=0 ； C、 D、 E 亦 是如此。由于

35、共5 人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結(jié)果并不需要考慮。基于以上分析，下圖給出用與非門實現(xiàn)的電路：64、用邏輯門畫出D 觸發(fā)器65、簡述latch 和 filp-flop的異同本題即問鎖存器與觸發(fā)器的異同。觸發(fā)器：能夠存儲一位二值信號的基本單元電路統(tǒng)稱為“觸發(fā)器”。鎖存器：一位觸發(fā)器只能傳送或存儲一位數(shù)據(jù)，而在實際工作中往往希望一次傳送或存儲多位數(shù)據(jù)。為此可把多個觸發(fā)器的時鐘輸入端CP 連接起來，用一個公共的控制信號來控制，而各個數(shù)據(jù)端口仍然是各處獨立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲多位數(shù)據(jù)的電路就稱為“鎖存器”66、 LATCH和DFF本題即問D 鎖存器

36、與的概念和區(qū)別D 觸發(fā)器的概念與區(qū)別。D 觸發(fā)器是指由時鐘邊沿觸發(fā)的存儲器單元，鎖存器指一個由信號而不是時鐘控制的電平敏感的設(shè)備鎖存器通過鎖存信號控制，不鎖存數(shù)據(jù)時，輸出端的信號隨輸入信號變化，就像信號通過緩沖器一樣，一旦鎖存信號起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號不起作用。67、 latch與register的區(qū)別，為什么現(xiàn)在多用register 。行為級描述中l(wèi)atch如何產(chǎn)生的latch latch是電平觸發(fā)， register 是邊沿觸發(fā)，則屬于異步電路設(shè)計，往往會導(dǎo)致時register 在同一時鐘邊沿觸發(fā)下序分析困難，不適當?shù)膽?yīng)用動作，符合同步電路的設(shè)計思想，而latch 則會大量浪費

37、芯片資源。68、 How many flip-flop circuits are needed to divide by 16 (Intel)69、用filp-flop和logic-gate 設(shè)計一個1 位加法器，輸入carryin和current-stage ，輸出carryout和next-stage.考設(shè)計具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來很簡單，只要將輸入和輸出各加一個觸發(fā)器 作為數(shù)據(jù)鎖存器即可，也就是需要4 個觸發(fā)器。加法功能完全由門電路實現(xiàn)。70、實現(xiàn)N 位 Johnson Counter ， N=5首先給大家解釋下Johnson Counter ， Johns

38、on Counter 即約翰遜計數(shù)器，又稱扭環(huán)形計數(shù)器，是移位寄存器型計數(shù)器的一種。由于環(huán)形計數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán)形計數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。事實上任何一種移位寄存器型計數(shù)器的結(jié)構(gòu)都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數(shù)表達式可寫成：71、 Cache 的主要作用是什么，它與Buffer有何區(qū)別， DSPCache 即是高速緩沖存儲器，Cache 是一個高速小容量的臨時存儲器，可以用高速的靜態(tài)存儲器芯片實現(xiàn)，或者集成到CPU 芯片內(nèi)部，存儲CPU 最經(jīng)常訪問的指令或者操作數(shù)據(jù)Buffer與 Cache

39、 操作的對象不一樣。Buffer( 緩沖 )是為了提高內(nèi)存和硬盤(或 其他 I/0設(shè)備 )之間的數(shù)據(jù)交換的速度而設(shè)計的。Cache( 緩存 )是為了提高 cpu和內(nèi) 存之間的數(shù)據(jù)交換速度而設(shè)計，也就是平常見到的一級緩存、二級緩存、三級緩存等。嵌入式DSP 處理器 (Embedded DigitalSignalProcessor, EDSP) 對系統(tǒng)結(jié)構(gòu)和指令進行了特殊設(shè)計，使其適合于執(zhí)行DSP 算法，編譯效率較高，指令執(zhí)行速度也較高。在數(shù)字濾波、FFT 、譜分析等方面DSP 算法正在大量進入嵌入式領(lǐng)域，DSP應(yīng)用正從在通用單片機中以普通指令實現(xiàn)DSP 功能，過渡到采用嵌入式DSP處理器。嵌入式

40、DSP 處理器有兩個發(fā)展來源，一是DSP 處理器經(jīng)過單片化、EMC改造、增加片上外設(shè)成為嵌入式DSP 處理器， TI的 TMS320C2000 /C5000 等屬于此范疇；二是在通用單片機或SOC中增加DSP 協(xié)處理器，例如Intel的 MCS-296 和 Infineon(Siemens) 的 TriCore 。72、 DSP 和通用處理器在結(jié)構(gòu)上有什么不同與通用處理器相比，DSP 屬于專用處理器，它是為了實現(xiàn)實時數(shù)字信號處理而專門設(shè)計的。在結(jié)構(gòu)上，DSP一般采用哈佛結(jié)構(gòu)，即數(shù)據(jù)緩存和指令緩存相分開。DSP 有專門的乘加指令，一次乘加只需一個指令周期即可完成、而通用處理器中的乘法一般使用加法

41、實現(xiàn)的，一次乘法需要消耗較多的指令周期。73、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7 進制循環(huán)計數(shù)器，15進制的呢這里選擇用十六進制計數(shù)器74LS161實現(xiàn)，原理很簡單：用74LS161實現(xiàn) N(N16) 進制計數(shù)器，只需當計數(shù)器從 0000增加到N-1 時讓 74LS161清零即可。對于 7 進制，當增加到6(0110) 時將計數(shù)器清零即可。下面簡單介紹下74LS161 ，下圖為 74LS161 的原理圖：管腳說明：A、 B、 C、 D ：數(shù)據(jù)輸入端QA 、 QB 、 QC 、QD ：數(shù)據(jù)輸出端RCO ：進位輸出端CLRN ：異步清零端，低電平有效LDN ：同步并行置入控制端，低電平有效E

42、NT 、 ENP：計數(shù)控制端，高電平有效。下圖為用74LS161設(shè)計的可預(yù)置初值的7 進制循環(huán)計數(shù)器，D3 D2 D1D0為預(yù)置數(shù)輸入端。如果想設(shè)計15 進制，只要在QD QC QB QA=1110時將 CLRN 置低即可。74、 BLOCKING和 NONBLOCKING賦值的區(qū)別非阻塞賦值：塊內(nèi)的賦值語句同時賦值，一般用在時序電路描述中；阻塞賦值：完成該賦值語句后才能做下一句的操作，一般用在組合邏輯描述。75、 PCI 總線的含義是什么，PCI總線的主要特點是什么PCI 的英文全稱為PeripheralComponent Interconnect 。即外部設(shè)備互聯(lián)總線，是于1993 年推出的 PC 局部總線標準。 PCI總線可以分為32 位總線和 64 位總線 兩種，一般PC機使用 32位 PCI總線，服務(wù)器和高級工作站都帶有64 位 PCI總 線。 PCI 總線的主要特點是傳輸速度高，目前可實現(xiàn)66M 的工作頻率，在64 位 總線寬度下可達到突發(fā)（Burst ）傳輸速率 264MB/s ，是通常ISA 總線的 300