紅外感應的控制系統(tǒng)設計VHDL(正文該)

1、紅外線感應自動門控制系統(tǒng)設計前言紅外線感應自動門是近年來發(fā)展起來的現(xiàn)代自動門。它既繼承了一般控制門的特點，又具有靈敏度高、開門快、噪音低等優(yōu)點。紅外感應門在今天已經(jīng)廣泛應用于各行各業(yè)，并取得了不錯的評價?，F(xiàn)代人的生活水平越來越高，審美觀念也比以前更高。因此，現(xiàn)代人對蓋房子也很有審美。自動門在現(xiàn)代建筑業(yè)的蓬勃發(fā)展中一直處于領先地位。這是自動門企業(yè)的好時機，也促進了自動門市場的規(guī)范和技術(shù)創(chuàng)新。在我國，紅外感應自動門起步較晚。現(xiàn)在大部分是由單片機控制的。它的功能一般，但是性價比比較高。為了完成更高難度的功能，最近出現(xiàn)了由FPGA控制的紅外感應自動門。日前，日本田中公司研發(fā)出一款智能自動門，可以準確判

2、斷出入人員的大小，并根據(jù)不同人的不同身體特征決定門需要打開多大。當人需要通過門時，構(gòu)成門扇的橫條根據(jù)人的頭、肩、身、腳、手、行李的參數(shù)，加上5到15厘米的剩余空間，準確打開。當然，進出這扇門的人，如果是坐在輪椅上或者是帶著寵物貓，都不會有任何困難。這種智能門可以識別常進人員的身份，防止他人隨便進入，大大增加了辦公室或家中的安全性。1 紅外感應自動門控制系統(tǒng)分析如今，紅外感應自動門已不再是原來的開門關門那么簡單。以前很多只有自動開門和關門的功能，現(xiàn)在可以有人進門有聲“歡迎”，出門有聲“來訪”等。問候，相關信息也可以顯示在屏幕上，以及密碼保護和金屬檢測等高級安全檢測功能1.1 設計任務分析任務：完

3、成紅外感應自動門功能，用FPGA做一扇能自動感應人開閉，并具有聲音和顯示功能的門。要求： A.當人靠近門時，感應到人并快速響應開門。B. 進入時，開門并發(fā)出聲音歡迎進入。C. 人出門時，開門并發(fā)出告別聲。D、當有人進出時，開門8秒后門會自動關閉。E. LED上顯示不同的狀態(tài)來指示有人進出這種設計是在節(jié)約成本的基礎上完成一整套功能。大部分功能都在主芯片中完成，只通過外圍設備顯示效果，所以外圍電路并不多。在主芯片中完成紅外信號感應控制、電機控制、LED顯示控制、蜂鳴器控制等功能。1.2 系統(tǒng)結(jié)構(gòu)設計本設計方案采用模塊堆積的方式形成主頂層電路，包括紅外感應模塊、LED顯示模塊、語音模塊、電機模塊和主

4、芯片。連接如圖1.2-1所示：圖 1.2-1 硬件連接圖1.3 實施過程紅外感應門控功能流程圖如圖1.3-1所示：圖 1.3-1 流程圖五金零件2.1 紅外感應部分2.1.1紅外感應（檢測）實現(xiàn)原理2.1.1.1 被動檢測方法它主要用于自然界。任何高于絕對溫度（-273 度）的物體都會產(chǎn)生紅外光譜。不同溫度的物體釋放出不同波長的紅外能量。全稱是被動熱釋電紅外探測器。 PIR 探測器中有兩個關鍵要素。一種是熱釋電紅外傳感器（PIR），它可以將波長為812um的紅外信號轉(zhuǎn)化為電信號，并能抑制自然界中的白光信號，因此用于被動紅外探測器的警戒。當沒有人體移動時，熱釋電紅外傳感器只感應背景溫度。當人體進

5、入警戒區(qū)域時，熱釋電紅外傳感器通過菲涅耳透鏡感應人體溫度與背景溫度的差異。差分信號，因此，紅外探測器紅外探測的基本概念是感知運動物體與背景物體之間的溫差。另一種設備是菲涅耳透鏡。有兩種類型的菲涅耳透鏡，即折射和反射。菲涅耳透鏡的作用有兩個：一是聚集，即在PIR上折射（反射）熱解的紅外信號，二是把警戒區(qū)劃分為幾個亮區(qū)和暗區(qū)，使運動物體可以在PIR上以溫度變化的形式產(chǎn)生變化的熱釋電紅外信號，從而使PIR產(chǎn)生變化的電信號。人體的體溫是恒定的，一般在37度左右，所以會發(fā)出特定波長約10微米的紅外線。被動紅外探頭通過探測人體發(fā)出的約 10 微米的紅外線來工作。人體發(fā)出的約10微米的紅外線經(jīng)過菲爾濾光片增

6、強后，集中在紅外線感應源上。紅外感應源通常使用熱釋電元件，當人體紅外輻射的溫度發(fā)生變化時，會失去電荷平衡，向外釋放電荷。后續(xù)電路經(jīng)檢測處理后可產(chǎn)生報警信號。2.1.1.2 主動檢測方法有源紅外發(fā)射器通常以紅外發(fā)光二極管為光源，由晶體管或集成電路直接驅(qū)動，以脈沖振蕩電路為驅(qū)動電源。發(fā)射出去，既降低了電源的功耗，又增強了主動紅外入侵探測器的抗干擾能力。同時，為了進一步降低誤報率，防止入侵者故意精心準備的防入侵手段，最近采用了先進的數(shù)字變頻技術(shù)，即發(fā)射機和接收機的紅外脈沖頻率數(shù)字調(diào)制后是可變的。 ，接收器只識別選定的頻率，不處理其他頻率，可以有效防止入侵者故意發(fā)射一定頻率的紅外光侵入防御區(qū)域而失去防

7、御能力。有源紅外探測器由紅外發(fā)射器和紅外接收器組成。紅外線發(fā)射器向紅外線接收器發(fā)射一種或多種調(diào)制紅外線。當發(fā)射器和接收器之間沒有障礙物時，探測器不會報警。當物體被阻擋時，接收器的輸出信號發(fā)生變化，探測器報警。2.1.2自動門紅外感應的實現(xiàn)此設計使用主動紅外感應。無人接近時，檢測信號正常。當有人進入感應區(qū)域時，紅外線被中斷。檢測器發(fā)出中斷信號，驅(qū)動相應模塊完成功能。實現(xiàn)過程2.1.2如圖-1所示：圖2.1.2-1 紅外感應門的實現(xiàn)2.2 FPGA部分2.2.1FPGA 的工作原理1985年，美國Xilinx公司推出了現(xiàn)場可編程門陣列（ FPGA ， Field Programmable Gate

8、 Array ），它是專用集成電路（ASIC）中集成度最高的一種 1 。用戶可以重新配置FPGA部分的邏輯模塊和I/O模塊來實現(xiàn)用戶的邏輯，也用于CPU的仿真。用戶對FPGA的編程數(shù)據(jù)一般存儲在Flash芯片中，上電時加載到FPGA中進行初始化。也可在線編程，實現(xiàn)在線系統(tǒng)重構(gòu)。通過這個特性，可以快速構(gòu)建一個實時定制的CPU 。主要分為三種類型：可編程邏輯功能塊、可編程 I/O 塊和可編程互連。可編程邏輯功能塊通常排列成陣列，分散在整個芯片中，是實現(xiàn)用戶功能的基本單元；可編程 I/O 塊通常圍繞陣列排列在芯片周圍，以完成芯片上的邏輯和外部封裝引腳。可編程部分將它們互連以連接每個可編程邏輯塊或I/

9、O塊，在可編程邏輯塊部分，可編程連接的切換是通過互連線和所使用的可編程元件的結(jié)構(gòu)來實現(xiàn)的。2.2.2EP2C5系列器件（芯片）自世界上第一個可編程邏輯器件發(fā)明以來，Altera 公司一直保持著創(chuàng)新的傳統(tǒng)，是“可編程芯片系統(tǒng)”(SOPC) 解決方案的全球倡導者。而且Altera在全球的PLD市場占有率非常高。 Altera的主流FPGA分為三類：低端FPGA，專注于成本應用、中等容量、性能能滿足一般要求的FPGA，如Cyclone系列；中端FPGA包括Arria GX系列等；高端FPGA，專注于高性能應用容量大，性能好，如Startix系列等。為了節(jié)省成本，本設計選用了Cyclone系列EP2C

10、5Q208C8 2 。作為第二代Cyclone系列，相比第一代成本更低、容量更大、功能更豐富。它采用 1.2V、90nm、low-K 絕緣工藝，并且盡可能減小裸片尺寸。 I/O 端口設置見表 1 2.2.2：表2.2.2-1 I/O 端口設置設備邏輯單元內(nèi)存塊總位數(shù)18*18乘法器鎖相環(huán)IO口數(shù)量差分通道EP2C546082611980813215858FPGA的管腳圖-12.2.2主要包括：用戶I/O （ User I/O ）、配置管腳、電源、時鐘和特殊應用管腳等。其中一些管腳可以有多種用途，所以在設計FPGA電路之前，需要仔細閱讀對應FPGA的芯片手冊（下面的管腳參數(shù)為實際芯片管腳配置）。

11、圖2.2.2-1EP2C5Q208C8管腳2.2.2.1 用戶I/OI/Onum ( LVDSnumn )：可用作輸入或輸出，或雙向端口，也可用作LVDS差分對的負端。其中num表示引腳號。2.2.2.2 配置引腳MSEL1.0 ：用于選擇配置模式。 FPGA有多種配置模式，如主動、被動、快速、普通、串行、并行等，可以通過該引腳進行選擇。 DATA0 ： FPGA的串行數(shù)據(jù)輸入管腳，連接到配置設備的串行數(shù)據(jù)輸出管腳。 DCLK : FPGA的串行時鐘輸出引腳，為配置器件提供串行時鐘信號。 nCSO （ I/O ）：FPGA的片選信號輸出管腳，連接到配置設備的nCS管腳。 ASDO （ I/O

12、）：FPGA的串行數(shù)據(jù)輸出引腳，連接到配置設備的ASDI引腳。 nCEO ：FPGA 下載鏈設備使能輸出引腳。在下載鏈（ Chain ）中，當?shù)谝粋€設備的配置完成時，該信號將使下一個設備開始配置。下載鏈中最后一個設備的nCEO應保持浮動。nCE ：下載鏈設備使能輸入，連接到前一個設備的nCEO 。下載鏈中第一個設備的接地nCE 。 nCONFIG ：用戶模式配置開始信號。 nSTATUS ：配置狀態(tài)信號。 CONF_DONE ：配置結(jié)束信號。2.2.2.3 電源引腳VCCINT：核心電壓。通常與FPGA芯片使用的工藝有關，例如130nm工藝為1.5V，90nm工藝為1.2V。VCCIO：端口電

13、壓。一般為3.3V，也可以支持多種電壓，如5V、1.8V、1.5V等。 VREF：參考電壓。 GND：信號地。2.2.2.4 時鐘引腳VCC_PLL：鎖相環(huán)管腳電壓，直接連接到VCCIO。 VCCA_PLL：鎖相環(huán)模擬電壓，一般通過濾波器連接到VCCINT。 GNDA_PLL：鎖相環(huán)模擬地。 GNDD_PLL：鎖相環(huán)數(shù)字地。 CLKnum (LVDSCLKnump)：PLL 時鐘輸入。支持LVDS時鐘輸入，p接正端，num代表PLL序號。 CLKnum (LVDSCLKnumn)：PLL 時鐘輸入。支持LVDS時鐘輸入，n接負端，num代表PLL序號。 PLLnum_OUTp(I/O)：PLL

14、 時鐘輸出。支持LVDS時鐘輸入，p接正端，num代表PLL序號。 PLLnum_OUTn(I/O)：PLL 時鐘輸出。支持LVDS時鐘輸入，n接負端，num代表PLL序號。2.2.2.5 特殊引腳VCCPD：用于選擇驅(qū)動電壓。 VCCSEL：用于控制與配置管腳和 PLL 相關的輸入緩沖電壓。 PORSEL：上電復位選項。 NIOPULLUP：用于控制配置時使用的用戶I/O的上拉電阻是否工作。 TEMPDIODEn/p：用于關聯(lián)溫度敏感二極管。2.2.3VHDL語言VHDL（Very-High-Speed Integrated Circuit Hardware Description Lang

15、uage）是一種用于描述、仿真、綜合、優(yōu)化和路由的標準硬件描述語言 3 ，誕生于1982年。1987年底，VHDL被公認為標準硬件IEEE 和美國國防部的描述語言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了包含許多具有硬件特性的語句外，VHDL 的語言形式和描述風格以及語法與總則計算機高級語言非常相似。一個完整的VHDL語言程序通常由五部分組成： Entity 、 Architecture 、 Configuration 、 Package和Library。 VHDL的程序結(jié)構(gòu)特點是將一個項目或設計實體（可以是元器件、電路模塊或系統(tǒng)）分為外部（或可見部分、端口）和部分（或不可

16、見部分），涉及完成部分與實體的部分函數(shù)和算法。當一個設計實體定義了外部接口時，如果它的開發(fā)完成，其他設計可以直接調(diào)用這個實體。這個概念是將設計實體分為兩部分，這是VHDL語言系統(tǒng)設計的基本特征。2.2.4Quartus II 簡介Quartus II 是 Altera 的第四代綜合 PLD 開發(fā)軟件平臺。支持原理圖、VHDL、VerilogHDL和AHDL（Altera硬件描述語言）等多種語言設計輸入形式。它嵌入了自己的合成器和仿真器。 ，可以完成從設計輸入到硬件配置的完整PLD（FPGA）設計流程。該平臺支持工作組環(huán)境中的設計要求，包括支持基于 Internet 的協(xié)作設計。 Quartus

17、 平臺與來自 EDA 供應商的開發(fā)工具兼容，例如 Cadence、ExemplarLogic、MentorGraphics、Synopsys 和 Synplicity。改進了軟件的LogicLock模塊設計能力，增加了FastFit編譯選項，提升了網(wǎng)絡編輯性能，提升了調(diào)試能力。 Quartus II 不僅可以在 XP 和 Linux 上使用，還可以在 Unix 上使用。除了使用Tcl腳本完成設計過程外，還提供了運行速度快、界面統(tǒng)一、功能集中、易學易學的完整用戶圖形界面設計方法。易用性等 Quartus II 支持 Altera 的 IP 內(nèi)核并包含 LPM/MegaFunction 宏功能模塊

18、庫，使用戶能夠充分利用成熟的模塊，簡化設計復雜度并加快設計速度。對第三方 EDA 工具的良好支持也使用戶能夠在設計過程的各個階段使用熟悉的第三方 EDA 工具。此外，Quartus II 通過與 DSP Builder 工具和 Matlab/Simulink 相結(jié)合，可以輕松實現(xiàn)各種 DSP 應用系統(tǒng)；它支持Altera的系統(tǒng)級可編程(SOPC)開發(fā)，集系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯設計于一體，是一個綜合開發(fā)平臺。 Maxplus II 作為Altera 上一代PLD 設計軟件，因其出色的易用性而被廣泛使用。目前 Altera 已停止更新對 Maxplus II 的支持。與 Quart

19、us II 相比，不僅是支持的設備類型豐富，而且圖形界面的變化。 Altera 的 Quartus II 軟件包括 SignalTap II、Chip Editor 和 RTL Viewer 等眾多設計輔助工具，集成了 SOPC 和 HardCopy 設計流程，并繼承了 Maxplus II 友好的圖形界面和易于使用的方法。圖2.2.4-1為Quartus II編譯界面，展示了Quartus II自動設計的主要處理環(huán)節(jié)，包括設計編輯輸入、設計分析與綜合、適配、編程（組裝）、時序參數(shù)分析、附編程下載等腳步。圖2.2.4-1第二行的流程圖是EDA開發(fā)流程與上游Quartus II流程設計的對比。圖

20、2.2.4-1 Quartus II 流程圖2.3 直流電機圖 2.3-1 直流電機根據(jù)直流電動機和發(fā)電機的工作原理，直流電動機的結(jié)構(gòu) 5 應由 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/1620095.htm t _blank 定子和轉(zhuǎn)子兩部分組成。直流電動機的靜止部分稱為定子。定子的主要功能是產(chǎn)生磁場 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/1058552.htm t _blank 。在運行過程中旋轉(zhuǎn)的部分稱為轉(zhuǎn)子。它的主要作用是產(chǎn)生電磁轉(zhuǎn)矩和感應電動勢。它是直

21、流電機能量轉(zhuǎn)換的樞紐，所以通常稱為 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/962375.htm t _blank 電樞 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/1929.htm t _blank 。構(gòu)造函數(shù)和風扇等本設計主要用于紅外和FPGA，這里只提到直流電機，不再贅述。直流電機應用電路如圖 2.3-1 所示。3軟件部分3.1 設計過程A 、在F中新建一個名為zhukong的文件夾作為項目文件夾，如圖3.1-1所示：圖 3.1-1 zhukong 文件夾B 、

22、打開Quartus II 5.0（32位）軟件，點擊菜單欄中的文件新建工程向?qū)?，新建工程，如圖3.1-2所示：圖 3.1-2 新建項目C 、在打開的新建工程中選擇F盤中的zhukong作為目標文件夾，輸入工程名和文件名，如圖3.1-3所示：圖 3.1-3 輸入文件（工程）名稱D.依次點擊next，選擇對應的文件并選擇系統(tǒng)的目標芯片，最后點擊finish完成工程的創(chuàng)建，然后新建一個VHDL文本文件（file - new - VHDL file - ok）在文本文件中輸入主控制程序后，保存（注意名稱與工程名稱一致）。源程序文件如下：主控程序圖書館 IEEE；使用 IEEE.STD_LOGIC_11

23、64.ALL；使用 IEEE.STD_LOGIC_UNSIGNED.ALL；實體竹空是PORT(CLK:IN STD_LOGIC;-時鐘信號RST:IN STD_LOGIC;-復位信號HW_XINHAO:IN STD_LOGIC_VECTOR(2 DOWNTO 0);-兩個信號輸入（正常、中斷輸入和輸出）S_XINHAO:OUT STD_LOGIC_VECTOR(2 downto 0);-顯示信號輸出（正常狀態(tài)、進入狀態(tài)、退出狀態(tài)）S1_XINHAO:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);-電機控制輸出（斷電狀態(tài)，正反轉(zhuǎn)）S2_XINHAO:OUT STD_LOGI

24、C_VECTOR(2 DOWNTO 0);-蜂鳴器輸出（掉電狀態(tài)，歡迎和再見）結(jié)尾;筑空一號建筑開始過程開始IF RST=1 THEN S_XINHAO=011;S1_XINHAO=011;S2_XINHAO=011;-復位時間結(jié)束；IF HW_XINGAO=011 THEN S_XINGAO=011;S1_XINHAO=011;S2_XINHAO=011;-非重置時態(tài) 1結(jié)束；IF HW_XINGAO=101 THEN S_XINGAO=101;S1_XINHAO=101;S2_XINHAO=101;-非重置時態(tài) 2結(jié)束；IF HW_XINGAO=110 THEN S_XINGAO=110;

25、S1_XINHAO=110;S2_XINHAO=110;-非重置時態(tài) 3萬一;結(jié)束進程；結(jié)尾;E.點擊再次編譯源文件，完成文件的編譯，發(fā)現(xiàn)錯誤和修改，最后完成編譯。如圖3.1-4所示：圖 3.1-4 編譯適配源（程序）文件下圖3.1-5是文件編譯的進度流程圖3.1-5 編譯適配過程F、創(chuàng)建電機控制模塊程序、發(fā)聲模塊程序、LED顯示模塊程序，如圖3.1-6所示：圖3.1-6 打包（模塊創(chuàng)建）流程如果出現(xiàn)如圖 3.1-7 所示的小窗口界面，則說明模塊創(chuàng)建成功，點擊確定。圖 3.1-7 打包結(jié)果圖G、創(chuàng)建仿真文件，實現(xiàn)模塊的仿真（方法為：文件-新建-矢量波形文件-添加輸入輸出節(jié)點，保存點擊），本次仿

26、真基于數(shù)模的MAGIC3200開發(fā)包科技公司。圖 3.1-8 顯示：圖 3.1-8 仿真圖（示例）H、對于頂層文件的設計，新建工程后，新建原理圖，傳輸?shù)讓釉O計文件，連線，保存。一、選擇頂層設計文件的芯片，鎖定管腳（注意以實驗盒上的開發(fā)為準），然后編譯頂層文件。J. 鎖緊銷如圖 3.1-9 所示：圖 3.1-9 引腳設置K. 最后連接實驗板，點擊下載按鈕下載程序。界面如下圖3.1-10所示：圖 3.1-10 下載程序界面選擇USB下載方式如下圖3.1-11所示：圖 3.1-11 選擇 USB 下載方式完成下載設備的設置后，點擊開始按鈕開始下載過程，如下圖所示。當它達到 100% 時，下載完成。如

27、圖3.1-12所示：圖3.1-12 下載完整圖片3.2 模塊源程序關閉當前工程，再創(chuàng)建另一個工程模塊，如上流程，最終完成電機控制模塊程序、語音生成模塊程序、LED顯示屏模塊程序的設計。源程序如下。3.2.1電機控制程序 6 圖書館 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；使用 IEEE.STD_LOGIC_UNSIGNED.ALL；實體點集是端口（時鐘：IN STD_LOGIC；RST:IN STD_LOGIC;S1_XINHAO:IN STD_LOGIC_VECTOR(2 DOWNTO 0);KG_OUT:OUT STD_LOGIC_VECTOR(1 DOWNTO 0

28、);-開門關門DJ_OUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);結(jié)尾;典吉的建筑之一SIGNAL M:STD_LOGIC;-分頻計數(shù)器SIGNAL YANSHI:STD_LOGIC;-延遲計數(shù)器開始PROCESS(CLK)-分頻VARIABLE JS_CLK:INTEGER RANGE 0 TO 2E6-1;-時鐘計數(shù)開始IF CLKEVENT AND CLK=1 THENIF JS_CLK2E6-1 THEN JS_CLK:=JS_CLK+1;ELSE JS_CLK:=0;M=NOT M;萬一;萬一;結(jié)束進程；PROCESS(M)-延遲變量 JS：整數(shù)范圍 0

29、到 8；-秒（除）計數(shù)開始IF MEVENT AND M=1 THEN如果 JS8 那么 JS:=JS+1;ELSE JS:=0;嚴氏 DJ_OUT DJ_OUT DJ_OUT NULL；結(jié)束案例；結(jié)束進程；PROCESS(RST,KG,YANSHI)-澆注開始IF RST=1 THEN DJ_OUTTONE=;代碼=0000;HIGHTONE=;代碼=0001;HIGHTONE=;代碼=0010;HIGHTONE=;代碼=0011;HIGHTONE=;代碼=0100;HIGHTONE=;代碼=0101;HIGHTONE=;代碼=0110;HIGHTONE=;代碼=0111;HIGHTONE=

30、;代碼=0001;HIGHTONE=;代碼=0010;HIGHTONE=;代碼=0011;HIGHTONE=;代碼=0100;HIGHTONE=;代碼=0101;HIGHTONE=;代碼=0110;HIGHTONE=;代碼=0111;HIGHTONE=;代碼=0001;HIGHNULL；結(jié)束案例；結(jié)束進程；結(jié)尾;B、音節(jié)頻率產(chǎn)生程序圖書館 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；使用 IEEE.STD_LOGIC_UNSIGNED.ALL；實體揚聲器是端口（時鐘：IN STD_LOGIC；TONE:IN STD_LOGIC_VECTOR(10 DOWNTO 0);SPK

31、S:OUT STD_LOGIC);結(jié)尾;SPEAKERA IS 的架構(gòu)之一簽名的 PRECLK，F(xiàn)ULLSPKS：STD_LOGIC；開始進程（時鐘）VARIABLE COUNT4:STD_LOGIC_VECTOR(3 DOWNTO 0);開始PRECLK11 THEN PRECLK=1;COUNT4:=0000;ELSIF CLKEVENT AND CLK=1 THEN COUNT4:=COUNT4+1;萬一;結(jié)束進程；處理（預時鐘，音調(diào)）變量 COUNT11:STD_LOGIC_VECTOR(10 DOWNTO 0);開始IF PRECLKEVENT AND PRECLK=1 THEN如果

32、 COUNT11=0 那么 COUNT11:=TONE;FULLSPKS=1;ELSIF COUNT111:=COUNT11-1;FULLSPKS=0;萬一;萬一;結(jié)束進程；過程（完整）變量計數(shù)2：STD_LOGIC；開始；開始IF FULLSPKSEVENT AND FULLSPKS=1 THEN計數(shù)2：=不是計數(shù)2；如果 COUNT2=1 那么SPKS=1;否則 SPKS=0;萬一;萬一;結(jié)束進程；結(jié)尾;3.2.3LED顯示控制程序圖書館 IEEE；使用 IEEE.STD_LOGIC_1164.ALL；使用 IEEE.STD_LOGIC_UNSIGNED.ALL；實體_ _端口（時鐘：IN

33、 STD_LOGIC；RST:IN STD_LOGIC;S_XINHAO:IN STD_LOGIC_VECTOR(2 DOWNTO 0);LED_OUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);結(jié)尾;YM的架構(gòu)之一開始PROCESS(CLK.RST,S_XINHAO)開始如果 RST=1 那么 LED_OUT LED_OUT LED_OUT LED_OUTNULL；結(jié)束案例；結(jié)束進程；結(jié)尾;3.3電路板資源擴展板 8 如圖3.3-1所示，核心板如圖3.3-2所示：資源擴展板3.3-2 核心板4 Protel印刷電路板生產(chǎn)4.1 簡介Protel99SE 9 是一款應用

34、在Windows9X/2000/NT操作系統(tǒng)下的 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/5822.htm EDA設計軟件。采用設計庫管理模式，可進行網(wǎng)絡設計。具有強大的數(shù)據(jù)交換能力、開放性和 HYPERLINK %20%20%20%20:/baike.baidu%20%20%20%20/view/4376.htm 3D模擬功能。它是一個32位的設計軟件，可以完成電路原理圖設計、印刷電路板設計和可編程邏輯器件設計等，可以設計32個信號層、16個電源地層和16個加工層。4.2用protel99制作印制電路板的過程 使用原理圖設計工具繪制原理圖并生成相應的網(wǎng)表。 手動更改網(wǎng)絡表，將原理圖上沒有的焊盤，如一些元件的固定引腳，定義到與之相連的網(wǎng)絡上，沒有任何物理連接的可以定義到地或保護地。將一些與PCB封裝庫中不一致的器