基于VHDL語(yǔ)言的XILINX設(shè)計(jì)教程全課件

1、傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)人工給出真值表人工化簡(jiǎn)卡諾圖得到最簡(jiǎn)表達(dá)式人工使用LSI電路實(shí)現(xiàn)系統(tǒng)調(diào)試和驗(yàn)證現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程設(shè)計(jì)目標(biāo)設(shè)計(jì)輸入功能級(jí)仿真邏輯綜合時(shí)序仿真系統(tǒng)調(diào)試與驗(yàn)證entity lab1 is port(a,b,c : in std_logic; y : out std_logic);end lab1; architecture rtl of lab1 isbegin y=a or (c and b);end rtl;配置文件加載后，用示波器、邏輯分析儀、軟件程序觀察綜合后仿真轉(zhuǎn)換(Translate)轉(zhuǎn)換(Translate)映射(Map)適配(Fit)布局和布線(PAR)

2、設(shè)計(jì)下載CPLD設(shè)計(jì)FPGA設(shè)計(jì)實(shí)現(xiàn)CLBCLBCLBCLB計(jì)算機(jī)自動(dòng)完成時(shí)序收斂ISE13.1集成開發(fā)環(huán)境介紹-主界面介紹源文件窗口處理子窗口腳本子窗口工作區(qū)子窗口基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 -一個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)原理外部50MHz時(shí)鐘分頻器生成電路 1Hz時(shí)鐘3位的計(jì)數(shù)器送給三個(gè)燈顯示計(jì)數(shù)的值基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 -啟動(dòng)ISE13.1軟件點(diǎn)擊此處方法1：在開始菜單下找到ISE的啟動(dòng)圖標(biāo)方法2：在桌面上找到ISE圖標(biāo)，點(diǎn)擊該圖標(biāo)啟動(dòng)ISE13.1軟件基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-新建工程點(diǎn)擊New Project基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-新建工程產(chǎn)品范圍(prod

3、uct category)芯片的系列(Family)具體的芯片型號(hào)(Device)封裝類型（Package）速度信息（speed）綜合工具（Synthesis Tool)仿真工具（Simulator）喜歡的語(yǔ)言（VHDL/Verilog）點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新工程點(diǎn)擊“Finish”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新工程工程名器件名字生成了空的工程框架基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件塊存儲(chǔ)器映像文件在線邏輯分析儀Chipscope定義和連接文件實(shí)現(xiàn)約束文件IP生成向?qū)Т鎯?chǔ)器文件原理圖文件用戶文檔文件Verilog模塊

4、模板文件Verilog測(cè)試平臺(tái)模板文件VHDL模塊模板文件VHDL庫(kù)模板文件VHDL包模板文件VHDL測(cè)試平臺(tái)模板文件片上系統(tǒng)設(shè)計(jì)向?qū)Щ赩HDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件選擇VHDL Module輸入”top”作為VHDL模塊的名字點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件點(diǎn)擊“Next”按鈕設(shè)計(jì)總結(jié)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件生成的top.vhd文件添加代碼到top.vhd文件中基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加兩條庫(kù)調(diào)用語(yǔ)句基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加端

5、口聲明語(yǔ)句基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-創(chuàng)建一個(gè)新的設(shè)計(jì)文件此處添加一行內(nèi)部信號(hào)量聲明語(yǔ)句3位8進(jìn)制計(jì)數(shù)器模塊添加信號(hào)連接下一步對(duì)該模塊進(jìn)行綜合基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)文件進(jìn)行綜合 行為級(jí)綜合可以自動(dòng)將系統(tǒng)直接從行為級(jí)描述綜合為寄存器傳輸級(jí)描述。 行為級(jí)綜合的輸入為系統(tǒng)的行為級(jí)描述，輸出為寄存器傳輸級(jí)描述的數(shù)據(jù)通路。 行為級(jí)綜合工具可以讓設(shè)計(jì)者從更加接近系統(tǒng)概念模型的角度來設(shè)計(jì)系統(tǒng)。同時(shí)，行為級(jí)綜合工具能讓設(shè)計(jì)者對(duì)于最終設(shè)計(jì)電路的面積、性能、功耗以及可測(cè)性進(jìn)行很方便地優(yōu)化。 行為級(jí)綜合所需要完成的任務(wù)從廣義上來說可以分為分配、調(diào)度以及綁定?；赩HDL語(yǔ)言的ISE設(shè)計(jì)流程

6、-對(duì)該設(shè)計(jì)文件進(jìn)行綜合選中top.vhd文件鼠標(biāo)雙擊該項(xiàng)控制臺(tái)界面中給出綜合過程的信息基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)文件進(jìn)行綜合 綜合工具在對(duì)設(shè)計(jì)的綜合過程中，主要執(zhí)行以下三個(gè)步驟：語(yǔ)法檢查過程，檢查設(shè)計(jì)文件語(yǔ)法是否有錯(cuò)誤；編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識(shí)別的元件序列；映射過程，將這些可識(shí)別的元件序列轉(zhuǎn)換為可識(shí)別的目標(biāo)技術(shù)的基本元件；基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-查看綜合后的結(jié)果打開頂層模塊的原理圖點(diǎn)擊“OK”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-查看綜合后的結(jié)果頂層模塊圖，端口鼠標(biāo)雙擊該區(qū)域，打開底層設(shè)計(jì)?；赩HDL語(yǔ)言的ISE設(shè)計(jì)流程-查看綜合后的

7、結(jié)果LUT查找表D觸發(fā)器輸入緩沖區(qū)輸出緩沖區(qū)時(shí)鐘緩沖區(qū)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-揭開LUT的秘密0 0 00 0 10 1 00 1 1 1 0 0 1 0 11 1 01 1 1雙擊打開LUT2雙擊打開LUT3終于明白了FPGA的LUT是怎么實(shí)現(xiàn)邏輯功能的基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真選中Simulation選項(xiàng)選中top.vhd，點(diǎn)擊鼠標(biāo)右鍵選中New Source基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真選擇VHDL Module輸入”test”作為VHDL測(cè)試模塊的名字點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真

8、點(diǎn)擊“Next”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真點(diǎn)擊“Finish”按鈕基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真剛才的設(shè)計(jì)文件生成的測(cè)試平臺(tái)test.vhd模板文件基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真刪除此段代碼基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真添加此段代碼用于生成rst測(cè)試信號(hào)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真添加此段代碼用于生成clk測(cè)試信號(hào)基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真展開ISim Simulator雙擊Simulate Behavioral Model基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真點(diǎn)擊“按鈕”，直到出現(xiàn)窗口波形仿真波形窗口基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)進(jìn)行行為仿真可以在控制臺(tái)窗口，輸入命令控制仿真的運(yùn)行輸入run 1ms, 控制仿真運(yùn)行時(shí)間到1ms 關(guān)閉整個(gè)仿真窗口,繼續(xù)下面的設(shè)計(jì), 為了將來在硬件上看到燈的變化所反映的計(jì)數(shù)器的工作狀態(tài),需要在top.vhd設(shè)計(jì)文件,添加分頻時(shí)鐘部分代碼,基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程-對(duì)該設(shè)計(jì)繼續(xù)添加代碼選中Implem