第13章 通信與信號處理設(shè)計實例

1、第13章 通信與信號處理設(shè)計實例13.1 m序列發(fā)生器13.2 Gold碼13.3 CRC校驗碼13.4 FSK解調(diào)13.5 數(shù)字過零檢測與等精度頻率測量13.6 QPSK調(diào)制器的FPGA實現(xiàn)13.7 FIR數(shù)字濾波器13.8 FPGA信號處理基礎(chǔ)及浮點計算實例內(nèi)容第13章 通信與信號處理設(shè)計實例13.1 m序列發(fā)生器m序列的原理與性質(zhì)n級線性反饋移位寄存器模型n為5反饋系數(shù)Ci(45)8的m序列發(fā)生器的原理圖（Quartus ）13.1 m序列發(fā)生器【例13.1】 n為5反饋系數(shù)Ci(45)8的m序列發(fā)生器module m_sequence(clr,clk,m_out);input clr,

2、clk; output reg m_out; reg4:0 shift_reg;always (posedge clk or negedge clr) beginif(clr) begin shift_reg=0; end/異步復(fù)位，低電平有效else beginshift_reg0 = shift_reg2 shift_reg4;shift_reg1 = shift_reg0;shift_reg2 = shift_reg1;shift_reg3 = shift_reg2;shift_reg4 = shift_reg3;/上面4條語句等價于shift_reg4:1=shift_reg3:0;m

3、_out = shift_reg4; end endendmodule【例13.2】 n為5反饋系數(shù)Ci分別為(45)8，(67)8，(75)8的m序列發(fā)生器module m_seq5(clr,clk,sel,m_out);input clr,clk; output reg m_out; reg4:0 shift_reg;input1:0 sel; /設(shè)置端，用于選擇反饋系數(shù)always (posedge clk or negedge clr) begin if(clr) begin shift_reg=0; end/異步復(fù)位，低電平有效else begincase (sel) 2b00: b

4、egin /反饋系數(shù)Ci為(45)8 shift_reg0=shift_reg2 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b01: begin /反饋系數(shù)Ci為(67)8 shift_reg0=shift_reg0 shift_reg2 shift_reg3 shift_reg4; shift_reg4:1=shift_reg3:0; end 2b10: begin /反饋系數(shù)Ci為(75)8 shift_reg0=shift_reg0 shift_reg1 shift_reg2 shift_reg4; shift_reg4:1=shift_re

5、g3:0; end default: shift_reg=5bX; endcase m_out = shift_reg4; end endendmodule13.2 Gold碼 Gold碼是Gold于1967年提出的，它是用一對優(yōu)選的周期和速率均相同的m序列模2加后得到的。Gold碼產(chǎn)生框圖 n為5反饋系數(shù)Ci為(45)8和(57)8的Gold碼序列發(fā)生器的原理圖（Quartus ） 【例13.3】 n為5反饋系數(shù)Ci分別為(45)8和(57)8的Gold碼序列發(fā)生器module gold(clr,clk,gold_out);input clr,clk; output gold_out;reg

6、4:0 shift_reg1,shift_reg2;assign gold_out=shift_reg14 shift_reg24; /兩個m序列異或always (posedge clk or negedge clr) begin if(clr) beginshift_reg1=5b00001;shift_reg2=5b00001; end /異步復(fù)位else begin shift_reg10=shift_reg12 shift_reg14;/反饋系數(shù)Ci為(45)8 shift_reg14:1=shift_reg13:0; shift_reg20=shift_reg21 shift_re

7、g22 shift_reg23 shift_reg24;/反饋系數(shù)Ci為(57)8 shift_reg24:1=shift_reg23:0; end endendmodule13.3 CRC校驗碼13.4 FSK解調(diào)FSK解調(diào)原理設(shè)有一個正弦信號如下：FSK解調(diào)在正弦波上的三個采樣點的公式為：FSK解調(diào)對上面三個公式使用算術(shù)操作和三角變換法則，可以得到：在給定采樣頻率fs和三個采樣點s1，s2，s3的條件下，就可以確定輸入信號的頻率。FSK解調(diào)解調(diào)設(shè)計方案及硬件實現(xiàn)FSK解調(diào)FSK解調(diào)仿真波形13.5 數(shù)字過零檢測與等精度頻率測量要測量正弦波的頻率，先要將它整形為窄脈沖信號，以便進(jìn)行可靠的計數(shù)

8、，本小節(jié)將介紹一種全數(shù)字化的脈沖形成方法數(shù)字過零檢測法，采用這種方法不需要外部模擬脈沖形成電路，直接在AD采樣之后利用正弦數(shù)字波形的過零點特征形成脈沖，然后在一定的基準(zhǔn)時間內(nèi)測量被測的脈沖個數(shù)。傳統(tǒng)的直接頻率測量法的測量精度隨著被測信號頻率變化而變化，在使用中存在問題，而等精度頻率測量使基準(zhǔn)時間長度為整數(shù)個被測脈沖，能在整個頻率測量范圍內(nèi)保持恒定的精度。數(shù)字過零檢測法和等精度頻率測量結(jié)合在一起就構(gòu)成了一個片上頻率測量系統(tǒng)。數(shù)字過零檢測與等精度頻率測量數(shù)字過零檢測法數(shù)字過零檢測法首先對AD采樣的數(shù)據(jù)點進(jìn)行最大值和最小值搜索，經(jīng)過一段時間的搜索找到最大值和最小值，兩個值相加得到零點值，然后用零點值

9、與后續(xù)的數(shù)據(jù)點按時間順序進(jìn)行比較，當(dāng)發(fā)現(xiàn)前后兩個值，前一大于零點值，而后一個大于零點值，便產(chǎn)生一個過零脈沖，其中搜索求零點值的過程是循環(huán)不斷進(jìn)行的，以保證零點值的準(zhǔn)實時刷新。數(shù)字過零檢測法和等精度頻率測量數(shù)字過零檢測法數(shù)字過零檢測的SignalTap II 實時信號波形數(shù)字過零檢測法和等精度頻率測量等精度頻率測量等精度頻率測量有兩個計數(shù)器，一個對標(biāo)準(zhǔn)頻率時鐘計數(shù)，另一個對被測頻率時鐘計數(shù)，計數(shù)器的ctrl輸入端是使能輸入，用于控制計數(shù)器計數(shù)的長度；clr輸入端是同步清零輸入。測量開始之前首先clr置高電平，使所有寄存器和計數(shù)器清零。然后由外部控制器發(fā)出頻率測量使能信號，即使ctrl為高電平，而

10、內(nèi)部的門控信號ena要到被測脈沖的上升沿才會置為高電平，同時兩個計數(shù)器開始計數(shù)。當(dāng)ctrl持續(xù)一段時間之后，由外部控制器置為低電平，而此時ena信號仍將保持下一個被測脈沖的上升沿到來時才為0，此時計數(shù)器停止工作。這樣就使得計數(shù)器的工作時間總是等于被測信號的完整周期，這就是等精度頻率測量的關(guān)鍵所在。比如在一次測量中，被測信號的計數(shù)值為Nt，對基準(zhǔn)時鐘的技術(shù)值為Nr，設(shè)基準(zhǔn)時鐘的頻率為Fr，則被測信號的頻率為Ft = FrNtNr。最后兩個計數(shù)值傳輸?shù)街骺刂破髦杏嬎愕玫奖粶y信號的頻率。數(shù)字過零檢測法和等精度頻率測量等精度頻率測量等精度頻率測量得到的SignalTap II 實時信號波形數(shù)字過零檢測

11、法和等精度頻率測量數(shù)字過零檢測和等精度頻率測量系統(tǒng)Quartus II工程頂層原理圖13.7 FIR數(shù)字濾波器直接型結(jié)構(gòu)FIR濾波器的實現(xiàn)方案 線性相位的FIR濾波器結(jié)構(gòu)圖 11階FIR濾波器的抽頭系數(shù)和幅頻特性曲線 習(xí) 題 13 13.1 設(shè)計一個基于直接數(shù)字式頻率合成器（DDS）結(jié)構(gòu)的數(shù)字相移信號發(fā)生器。13.2 用Verilog設(shè)計并實現(xiàn)一個31階的FIR濾波器。13.3 用Verilog設(shè)計實現(xiàn)一個64點的FFT運算模塊。13.4 某通信接收機的同步信號為巴克碼1110010。設(shè)計一個檢測器，其輸入為串行碼x，當(dāng)檢測到巴克碼時，輸出檢測結(jié)果y1。13.5 用FPGA實現(xiàn)步進(jìn)電機的驅(qū)動和細(xì)分控制，首先實現(xiàn)用FPGA對步進(jìn)電機轉(zhuǎn)角進(jìn)行細(xì)分控制；然后實現(xiàn)對步進(jìn)電機的勻加速和勻減速控制。13