EDA與vhdl語言2008最終試卷A電子信息

1、題號(hào)一二三四五六七八九十總分分值20104030100得分A考試科目EDA技術(shù)與VHDL語言考試類型考試考試方式閉卷半開卷開卷學(xué)年學(xué)期20082009學(xué)年第二學(xué)期適用專業(yè)年 級(jí)電子信息工程06級(jí)教研室主任一、選擇題（在每個(gè)小題四個(gè)備選答案中選出一個(gè)正確答案，填在下面的表格中中）（本大題共10小題，每小題2分，總計(jì)20分）123456789101對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的：_AA信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B變量的賦值是立即完成的C信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D變量和信號(hào)的賦值符號(hào)不一樣2ENTITY counter IS PORT( Clk : IN STD_LOGI

2、C; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END _B_;A. counter23 B. counter C. work D. entity3ENTITY counter IS PORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ ISA. counter23 B. counter C. work D. STD_LOGIC4VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_。DA.器件外

3、部特性；B.器件的綜合約束；C.器件外部特性與內(nèi)部功能；D.器件的內(nèi)部功能。5下列4個(gè)VHDL標(biāo)識(shí)符中正確的是：_BA10#128#B16#E#E1C74HC124DX_166在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是：_D_A. if clkevent and clk = 1 thenB. if clkstable and not clk = 1 thenC. if rising_edge(clk) thenD. if not clkstable and clk = 1 then7不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)：_D_A. 三態(tài)控制電路B. 條件相或的邏輯電路C. 雙向控制電路

4、D. 時(shí)序邏輯電路8下列關(guān)于并行和順序語句的說法中，錯(cuò)誤的是_C_A. 順序語句的書寫過程與執(zhí)行過程基本一致。B. IF語句屬于順序語句。C. 塊語句屬于順序語句。D. 并行語句中的各語句之間可有信息往來，也可以互相獨(dú)立、互不相關(guān)。9關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_。AA. 2#1111_1110#B.8#276#C.10#170#D. 16#E#E110以下對(duì)于進(jìn)程PROCESS的說法，正確的是：_C_A. 進(jìn)程之間可以通過變量進(jìn)行通信B. 進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能C. 進(jìn)程語句本身是并行語句D. 一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯二、填空題（本大

5、題共10個(gè)空，每空1分，總計(jì)10分）11、 ASIC直譯為 專用集成電路。12、 EDA直譯為電子設(shè)計(jì)自動(dòng)化。13、MAX+plus提供了CPLD/FPGA的設(shè)計(jì),仿真和燒寫的環(huán)境,是目前使用極為廣泛的EDA開發(fā)工具之一.14、構(gòu)成一個(gè)完整的VHDL語言程序的五個(gè)基本結(jié)構(gòu)是 實(shí)體， 結(jié)構(gòu)體 ，庫(kù) ，程序包 ，配置。15、在VHDL語言中，以下符號(hào)表示的XOR指的是 運(yùn)算，運(yùn)算符AND指的是 運(yùn)算。三、回答下列問題(本大題共4小題，每小題10分,總計(jì)40分）16、畫出用PROM完成半加器邏輯陳列圖17、下面程序是轉(zhuǎn)換函數(shù)CONV_INTEGER（）完成的3-8譯碼器的設(shè)計(jì)程序，試補(bǔ)充完整。LIB

6、RARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR (2 DOWNTO 0); output: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); END decoder3to8; ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS (input) BEGIN output 0); output(CONV_INTEGER(

7、input) v1; - END LOOP Q1 ASSERT (v2 v1 ) REPORT OUT OF RANGE - SEVERITY ERROR ; END PROCEDURE comp ;19仔細(xì)閱讀一下代碼，并在相應(yīng)位置填寫注釋。LIBRARY IEEE； - USE IEEE.STD_LOGIC_1164.ALL； ENTITY temp41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT STD_LOGIC); END temp41； ARCHITECTURE tem OF temp41 IS BEGIN PR

8、OCESS (s4，s3，s2，s1 ) variable etc : INTEGER RANGE 0 TO 15; - BEGIN etc:= 0 ; IF (s1 =1) THEN etc := etc+8 ; ELSIF (s2 =1) THEN etc := etc+4 ; ELSIF (s3 =1) THEN etc := etc+2 ; ELSIF (s4 =1) THEN etc := etc+1 ; ELSE NULL; - END IF; z1=0; z2=0; z3=0; z4 z1 z2 z3 z4=1; END CASE；END PROCESS；END tem；四、綜合

9、題（本大題共2小題，每小題15分，總計(jì)30分）20閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）：library ieee;use ieee.std_logic_1164.all;entity lfsr isport (clk : in std_logic;clr : in std_logic;d : in std_logic;mout : out std_logic);end lfsr; architecture rtl of lfsr issignal sreg : std_logic;beginshift_p : process(clk,clr) variable s : std_logic;begin if clr = 1 thens := 0;elsif rising_edge(clk) thens := sreg xor (not d);end if; sreg = s;end process;mout = sreg;end rtl;22、看下面原理圖，寫出相應(yīng)VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR ISPORT (A, CLK : IN STD_LOGIC; C, B : OUT STD_LOGIC );END MYCIR;ARCHIT