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文檔簡介
電子線路分析與實(shí)踐2期末復(fù)習(xí)輔導(dǎo)2010年10月
練習(xí)題一、填空題TOC\o"1-5"\h\z1.(11011)2=( )102。8421BCD碼的1000相當(dāng)于十進(jìn)制的數(shù)值 ..格雷碼特點(diǎn)是任意兩個(gè)相鄰的代碼中有 位二進(jìn)制數(shù)位不同。.邏輯函數(shù)的反演規(guī)則指出,對(duì)于任意一個(gè)函數(shù) 凡如果將式中所有的 互 換, 互換, 互換,就得到F的反函數(shù)F..二極管的單向?qū)щ娦允峭饧诱螂妷簳r(shí) ,外加反向電壓時(shí)。.晶體三極管作開關(guān)應(yīng)用時(shí)一般工作在輸出特性曲線的 區(qū)和 區(qū)。.TTL三態(tài)門的輸出有三種狀態(tài):高電平、低電平和狀態(tài)..集電極開路門的英文縮寫為門,工作時(shí)必須外加和..一個(gè)2線一4線譯碼器,其輸入端的數(shù)目與輸出端數(shù)目相比較,后者較 。.輸出n位代碼的二進(jìn)制編碼器,一般有個(gè)輸入信號(hào)端。.全加器是指能實(shí)現(xiàn)兩個(gè)加數(shù)和 三數(shù)相加的算術(shù)運(yùn)算邏輯電路。.時(shí)序邏輯電路的輸出不僅與有關(guān),而且與有關(guān)。.與非門構(gòu)成的基本RS鎖存器的特征方程是 ,約束條件是 。.時(shí)序邏輯電路中,按照觸發(fā)器的狀態(tài)是否同時(shí)發(fā)生變化可分為—和。.JK觸發(fā)器當(dāng)J=K=時(shí),觸發(fā)器Qn+1=Qn..用555定時(shí)器構(gòu)成的多諧振蕩器,若充放電回路中有電阻、電容,則該多諧振蕩器形成的脈沖周期T?。.A/D轉(zhuǎn)換需要經(jīng)過 、、和四個(gè)步驟..根據(jù)D/A轉(zhuǎn)換器分辨率計(jì)算方法,4位D/A轉(zhuǎn)換器的分辨率為.TOC\o"1-5"\h\z.DAC的轉(zhuǎn)換精度包括 和。.為使采樣輸出信號(hào)不失真地代表輸入模擬信號(hào),采樣頻率f和輸入模擬信號(hào)的最高頻率fmax的關(guān)系是 ..在A/D轉(zhuǎn)換時(shí),將一個(gè)時(shí)間上連續(xù)變化的模擬量轉(zhuǎn)換為時(shí)間上離散的模擬量的過程稱一.在A/D轉(zhuǎn)換中,用二進(jìn)制碼表示指定離散電平的過程稱為 ..CPLD的含義是。.MAX+PLUSII中用于仿真文件的編輯器是。.MAX+PLUSII中采用圖形編輯器設(shè)計(jì)時(shí)的后綴名為。.在MAX+PLUSII集成環(huán)境下,為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是—..VHDL語言中,定義設(shè)計(jì)的輸入輸出端口..是VHDL語言的標(biāo)準(zhǔn)庫,包含了VHDL語言中的標(biāo)準(zhǔn)包集合。.VHDL語言程序中,關(guān)鍵字實(shí)體的英文是。.VHDL語言程序中,關(guān)鍵字結(jié)構(gòu)體的英文是..VHDL語言程序保存時(shí)的文件名必須與相同..F〈二(AANDB)OR(NOTAANDNOTB)運(yùn)算的結(jié)果是。.VHDL語言中,邏輯操作符“NXOR”的功能是。二、選擇題十進(jìn)制數(shù)85轉(zhuǎn)換為二進(jìn)制數(shù)為()A.1001011 B.1010011 C.1100101 D.1010101二進(jìn)制數(shù)11011轉(zhuǎn)換為十進(jìn)制數(shù)為()TOC\o"1-5"\h\zA.32 B.27 C.64 D.1288421BCD碼110011.001表示十進(jìn)制為()A.33。2 B.51。0125C.63.2 D.51。2在下列一組數(shù)中,與相等的數(shù)是()A. B.(65)8 C.下列數(shù)碼均代表十進(jìn)制數(shù)6,其中按余3碼編碼的是( )A.0110; B.1100; C.1001“異或”邏輯與以下哪種邏輯是非的關(guān)系( )A.“與”邏輯B."或〃邏輯 C.“同或”邏輯與兩函數(shù)的關(guān)系為( )A.相同B.對(duì)偶C.反函數(shù)n個(gè)變量,有多少個(gè)最小項(xiàng)( )A.2n B.2n C.n10。利用三極管的截止?fàn)顟B(tài)和什么狀態(tài)實(shí)現(xiàn)開關(guān)電路的斷開和接通()A.放大狀態(tài) B.擊穿狀態(tài)C.飽和狀態(tài) D.導(dǎo)通狀態(tài)11。TTL門電路是采用以下什么設(shè)計(jì)的門電路()A.雙極型三極管 B.單極型乂05管C.二極管 D.三態(tài)門.邏輯電路的分析任務(wù)是()A.給定功能,通過一定的步驟設(shè)計(jì)出電路B.研究電路的可靠性C.研究電路如何提高速度 D.給定電路,通過一定的步驟說明電路的功能.組合邏輯電路不含有()A.記憶能力的器件 B.門電路和觸發(fā)器C.門電路D.運(yùn)算器.常用的一種3—8線譯碼器是()A.74148 B.74138 C.7448 D.7415117。74138是( )A.時(shí)序邏輯器件 B.組合邏輯器件 C.定時(shí)器件 D.整形器件18。共陽型七段數(shù)碼管各段點(diǎn)亮需要()A.高電平B.接電源 C.低電平 D.接公共端由門電路組成的全加器是( )A.時(shí)序邏輯器件 B.組合邏輯器件 C.脈沖邏輯器件D.以上答案都不正確TTL門電路的工作電源一般是()A.25v B.+5V C.3V—18V22。輸入100Hz脈沖信號(hào),要獲得10Hz的輸出脈沖信號(hào)需要用多少進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)()A.100進(jìn)制B.10進(jìn)制 C.50進(jìn)制 D.5進(jìn)制23。時(shí)序邏輯電路設(shè)計(jì)的任務(wù)是()A.給定功能,通過一定的步驟設(shè)計(jì)出時(shí)序電路 B.研究電路的可靠性C.研究電路如何提高速度 D.給定電路,通過一定的步驟說明電路的功能24。計(jì)數(shù)器是()A.時(shí)序邏輯器件 B.組合邏輯器件 C.定時(shí)器件 D.整形器件25.以下何種電路具有記憶能力()A.門電路B.組合邏輯電路 C.時(shí)序邏輯電路D.多諧振蕩電路26。時(shí)序邏輯電路一般可以分兩類,即()A.組合邏輯電路和時(shí)序邏輯電路 B.門電路和觸發(fā)器C.同步型和異步型 D.模擬電路和數(shù)字電路28.時(shí)序邏輯電路通常由門電路和()組成。A. 存儲(chǔ)電路B.寄存器C.譯碼器29.利用定時(shí)器555可以設(shè)計(jì)實(shí)現(xiàn)()D.譯碼器A.全加器B.多諧振蕩器C.D.譯碼器三、判斷題TOC\o"1-5"\h\z1.8421BCD碼是二——十進(jìn)制碼.( ).與邏輯是至少一個(gè)條件具備事件就發(fā)生的邏輯。().L等于A和B的異或,其表達(dá)式是L=A+B。()4。“同或”邏輯功能是兩個(gè)輸入變量A、B相同時(shí),輸出為1;A、B不同時(shí),輸出為0。( )6.三態(tài)與非門的三個(gè)輸出狀態(tài)分別是高電平、低電平和接地狀態(tài)。()7。OC門實(shí)現(xiàn)“線與”時(shí)必須要加上拉電阻.( )8.74LS是TTL低功耗肖特基系列產(chǎn)品。( )9。實(shí)現(xiàn)兩個(gè)一位二進(jìn)制相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為全加器。().實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)和低位進(jìn)位數(shù)相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為半加器。().譯碼器的輸入端是特定的輸入信號(hào),輸出端是二進(jìn)制代碼。()13?;綬S觸發(fā)器具有“不定”問題。()14。JK觸發(fā)器有保持功能,但無翻轉(zhuǎn)功能.( )15。邏輯器件74161是集成寄存器。()16.計(jì)數(shù)器不能作為分頻器。()17。對(duì)于TTL門電路來說,如果輸入端懸空即代表輸入低電平.()18.ADC是將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的轉(zhuǎn)換電路.()19。集成D/A轉(zhuǎn)換器中,集成度是描述其性能參數(shù)的重要指標(biāo)之一。()20。D/A轉(zhuǎn)換器的位數(shù)越多,轉(zhuǎn)換精度越高。()21。雙積分型A/D轉(zhuǎn)換器的轉(zhuǎn)換精度高、抗干擾能力強(qiáng),因此常用于數(shù)字式儀表中.()22.某CD音樂的頻率范圍是0。02~20.0KHz,A/D轉(zhuǎn)換進(jìn)行采樣時(shí),則采樣頻率可選擇50.7KHz。()23.建立圖形編輯文件時(shí),保存的路徑可以包含中文名。( )24。相比FPGA,CPLD的單元數(shù)目多.( )25.相比FPGA,CPLD的單元功能強(qiáng).()四、分析、設(shè)計(jì)、化簡題(一)將下列邏輯函數(shù)化簡成最簡與或表達(dá)式.(二)SSI邏輯電路的分析1.分析組合邏輯電路圖,寫出F的邏輯函數(shù)表達(dá)式。2.分析下圖,試寫HAF的表達(dá)式,并說明邏輯電路的功能2.分析下圖,試寫HAF的表達(dá)式,并說明邏輯電路的功能B(三)譯碼器的應(yīng)用1.試用74LS138和門電路實(shí)現(xiàn)邏譯碼器的示意圖和功能表達(dá)式如下2.下圖為3線一8線譯碼器7I&輯函數(shù)AB&VEN+AC+BCF1F:選通時(shí),*川同?耳卜0;;輸出低電平有效.S138的方框圖。74LS138■-1F3uuuuA2A1A074LS138A2AA圖中三個(gè)允許端S1=1、==0時(shí),譯碼器才能正常譯碼;輸入端的輸入代碼順序?yàn)锳2A1a0;輸出端?輸出低電平有效。試用此二進(jìn)制譯碼器和與非門實(shí)現(xiàn)函數(shù),要求畫出連線圖。(四)觸發(fā)器的應(yīng)用1.觸發(fā)器電路如下圖所示,試根據(jù)圖中CP、a的波形,對(duì)應(yīng)畫出輸出端Q的波形,并寫出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為0。2.觸發(fā)器電路:如下圖所示,試根據(jù)圖中CP、高波工就應(yīng)畫壺出端Q的波形,并寫出汽的狀他程.設(shè)觸發(fā)器的初始狀態(tài)均為0。__n—二(五)計(jì)數(shù)器的應(yīng)用1.已知74lS源是同步四位一二進(jìn)制加法計(jì)數(shù)器,計(jì)數(shù)器功能見下表|試用置數(shù)法構(gòu)成七進(jìn)制加法計(jì)數(shù)器,要求寫出的表達(dá)式;畫出連線圖。74LS161的功能表1I I ICPCTtCTp工作狀態(tài)II1 1_X0XXX清零2.已知7415161是同步四位二進(jìn)制)加法計(jì)數(shù)器,f10XX預(yù)置數(shù)其功能表如表所示?試分析圖電路為光進(jìn)制計(jì)保持(包括數(shù)器,要求(1)寫出的表達(dá)式!6(2)指出進(jìn)制數(shù);X1101C狀態(tài))(3)畫出狀態(tài)轉(zhuǎn)換圖TTCtPD0D1「2D3X74LS161的功能表X0保持(「一0)&□_CfP11CTtCTp工作數(shù)態(tài)(六)da轉(zhuǎn)換器的應(yīng)用? ? I一一rXf0XXX清零十位的D//1電路如下1圖%示,q|Rf=二10XX預(yù)置數(shù)保持(包括2R,VrEF=5Vcr若電路的輸入數(shù)字量。9D8X1101CP74LS161 OC—C狀態(tài))D7D6D5D4D3D2DA時(shí)=國00地0明位試求:輸出X11X0保持(C=0)?一? 11Illif1111計(jì)數(shù)電壓為多少? 1J1 1111111練習(xí)題參考答案一、填空題1.27 2.8 3.循環(huán)一4.與或運(yùn)算0、1原變量、反變量;5.導(dǎo)通截止;6.飽和 截止; 7.高阻 8.OC上拉電阻電源9.多10.2n; 11.(低位)進(jìn)位信號(hào); 12。當(dāng)前輸入狀態(tài)輸出的原始狀態(tài)13.S+RS=014.同步時(shí)序電路異步時(shí)序電路 15.1;16.0.7(R1+2R2)C17.采樣保持量化編碼18.6。7% 19.分辨率、轉(zhuǎn)換誤差 20.嚀2fimax21.采樣 22.量化 23.復(fù)雜可編程邏輯器件 24.波形編輯器 25:。gdf26.被高層次電路設(shè)計(jì)調(diào)用 27.實(shí)體28.STD庫 29.entity30.Architecture31.實(shí)體名32.(同或)33.同或二、選擇題1.D;2.B;4.A;5.C;6.C;7.C; 8.C; 9.A;10.C;11.A;12.B;13.B;14.D;15.A;16.B;17.B;18.C;19.B;20.B;21.B;22.B;23.A;24.A;25.C;26。C;27.C;28。A;29。B;
三、判斷題1。V2OX3.X4oV5.V6。X70J8.J9。X10.X11OX12OX13。1。V14.X15.X16.X17oX18.X19.X20.X21oV22.V23.X24oX25oV四、分析、設(shè)計(jì)、化簡題(一)將下列邏輯函數(shù)化簡成最簡與或表達(dá)式。(1),(2),SSI邏輯電路的分析F二高阻狀態(tài)F2=F二高阻狀態(tài)F2= F3=.F1=真值表輸入輸出ABF1F300001011001001011001此電路為一位數(shù)值比較器。MSI組合邏輯電路的應(yīng)用1.F=AB+AC+BC=
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