基于FPGA的IIR數(shù)字濾波器設(shè)計說明

.PAGE....摘要數(shù)字信號處理在科學(xué)和工程技術(shù)等許多領(lǐng)域中得到了廣泛的應(yīng)用,其中數(shù)字濾波器是現(xiàn)代數(shù)字信號處理系統(tǒng)的重要組成部分。無限長單位沖激響應(yīng)〔IIR數(shù)字濾波器是非常重要的一類濾波器,與有限長單位沖激響應(yīng)〔FIR數(shù)字濾波器相比,IIR能夠以較低的階次獲得較高的頻率選擇特性從而得到了廣泛的應(yīng)用。本課題采用一種基于現(xiàn)場可編程門陣列〔FPGA的IIR數(shù)字濾波器的設(shè)計方案。首先基于IIR數(shù)字濾波器的相關(guān)理論知識,研究了IIR數(shù)字濾波器的常用設(shè)計方法,并分析了各種IIR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)等基本理論,由分析結(jié)果確定了所要設(shè)計的IIR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)。然后基于FPGA的結(jié)構(gòu)特點,研究了IIR數(shù)字濾波器的FPGA設(shè)計與實現(xiàn),并通過QuartusⅡ設(shè)計平臺,采用自頂向下的模塊化設(shè)計思想,將整個IIR數(shù)字濾波器分為：時序控制、延時、補碼乘加和累加四個功能模塊。分別對各模塊進行VHDL語言描述,并進行了仿真和綜合。仿真結(jié)果表明,本設(shè)計的IIR數(shù)字濾波器運算速度較快,系數(shù)改變靈活,有較好的參考價值。關(guān)鍵詞:數(shù)字濾波器；無限長單位沖激響應(yīng)；現(xiàn)場可編程門陣列；VHDL硬件描述語言ABSTRACTDigitalsignalprocessingiswidelyusedinlotsoffields,suchasinscienceandprojecttechnique,Digitalfilterisoneoftheimportantcontentsofdigitalsignalprocess.Infiiniteimpulseresponseunits<IIR>digitalfilterisaveryimportanttypeoffilters.Withitsgoodcharacteristicoffrequencyselectioninlowerorderincomparisonwithfiniteimpulseresponse<FIR>,IIRdigitalfilteriswidelyappliedinmodernsignalprocessingsystems.ThissubjectisaIIRdigitalfilterdesignbasedontheusingoffieldprogrammablegatearray<FPGA>.Firstly,basedontheanalysisofIIRbasicrealizationarchitecturesandtherelatedtheoreticanalysis,thedesignmethodsofIIRsigitalfilterhasbeendiscussedandthestructuresofavarietyofIIRdigitalfilterwhichcanberealizedhasbeenanalysised.Fortheresultsofthetheoreticalanalysis,thefinalarchitectureandrealizationofIIRdigitalhasbeendecided,BasedonthestructuralcharacteristicsofFPGA,theFPGAdesignandrealizationofIIRdigitalfilterhasbeenresearched.ByusedthedesignplantofQuartusⅡ,weadoptblockingmethodnamed"Top-down"anddividetheentireIIRdigitalfilterintofourblocks,whichareClockcontrol,Timedelay,Multiply-additionandProgression.AfterdescribedwithVHDL,wedoemulateandsynthesistoeachblock.Theresultshowsthat,theintroducedIIRdigitalfilterrunsfast,andthecoefficientchangesagility.Ithashighworthforconsulting.KeyWords:Digitalfilter;infiniteimpulseresponseunits;fieldprogrammablegatearray;VHDLhardwaredescriptionlanguage..目錄1器件簡介12IIR數(shù)字濾波器的相關(guān)理論42.1IIR濾波器的基本理論42.1.1IIR數(shù)字濾波器的幅頻特性62.1.2IIR數(shù)字濾波器的相頻特性72.2IIR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)72.2.1直接型結(jié)構(gòu)72.2.2級聯(lián)型結(jié)構(gòu)8并聯(lián)型結(jié)構(gòu)102.3數(shù)字濾波器的有限字長效應(yīng)理論102.3.1數(shù)字表示112.3.2輸入量化122.3.3系數(shù)量化132.3.4乘積量化172.3.5極限環(huán)203IIR數(shù)字濾波器的分析設(shè)計223.1IIR數(shù)字濾波器的模擬轉(zhuǎn)換設(shè)計法223.2IIR數(shù)字濾波器的S-Z變換設(shè)計22標(biāo)準(zhǔn)Z變換22雙線性Z變換243.3IIR數(shù)字濾波器的零極點累試法253.4優(yōu)化設(shè)計法263.5IIR數(shù)字濾波器的硬件實現(xiàn)方案264EDA技術(shù)和可編程邏輯器件314.1電子設(shè)計自動化EDA技術(shù)314.2可編程邏輯器件314.2.1FPGA概要314.2.2FPGA設(shè)計語言324.2.3FPGA開發(fā)環(huán)境335IIR數(shù)字濾波器的設(shè)計與仿真結(jié)果分析345.1各模塊的設(shè)計與仿真結(jié)果分析345.1.1時序控制模塊的設(shè)計與仿真結(jié)果分析345.1.2延時模塊的設(shè)計與仿真結(jié)果分析355.1.3補碼乘加模塊的設(shè)計與仿真結(jié)果分析365.1.4累加模塊的設(shè)計與仿真結(jié)果分析375.1.5頂層模塊設(shè)計375.2IIR數(shù)字濾波器的仿真與結(jié)果分析385.2.1IIR數(shù)字濾波器的系統(tǒng)設(shè)計385.2.2IIR數(shù)字濾波器的系統(tǒng)仿真與結(jié)果分析395.2.3高階IIR數(shù)字濾波器的實現(xiàn)416IIR數(shù)字濾波器的硬件實現(xiàn)426.1IIR數(shù)字濾波器的硬件實現(xiàn)平臺426.1.1硬件結(jié)構(gòu)42器件介紹436.1.3JTAG鏈簡介456.1.4FPGA的配置466.2IIR數(shù)字濾波器的VHDL設(shè)計476.2.1接口定義476.2.2綜合與仿真476.3數(shù)字濾波器的實現(xiàn)47結(jié)束語48參考文獻49致謝50附錄1各模塊VHDL程序51.....1器件簡介數(shù)字濾波器是具有一定傳輸選擇特性的數(shù)字信號處理裝置,其輸入、輸出均為數(shù)字信號,實質(zhì)上是一個由有限精度算法實現(xiàn)的線性時不變離散系統(tǒng)。它的基本工作原理是利用離散系統(tǒng)特性對系統(tǒng)輸入信號進行加工和變換,改變輸入序列的頻譜或信號波形,讓有用頻率的信號分量通過,抑制無用的信號分量輸出。數(shù)字濾波器和模擬濾波器有著相同的濾波概念,根據(jù)其頻率響應(yīng)特性可分為低通、高通、帶通、帶阻等類型,與模擬濾波器相比,數(shù)字濾波器除了具有數(shù)字信號處理的固有優(yōu)點外,還有濾波精度高<與系統(tǒng)字長有關(guān)>、穩(wěn)定性好<僅運行在0與l兩個電平狀態(tài)>、靈活性強等優(yōu)點。數(shù)字濾波器按單位脈沖響應(yīng)的性質(zhì)可分為無限長單位脈沖響應(yīng)濾波器IIR和有限長單位脈沖響應(yīng)濾波器<FIR>兩種。FIR數(shù)字濾波器具有精確的線性相位特性,在信號處理方面應(yīng)用極為廣泛,而且可以采用事先設(shè)計調(diào)試好的FIR數(shù)字濾波器IPCore來完成設(shè)計,例如Altera公司提供的針對Altera系列可編程器件的MegaCore但是需要向Altera公司購買或申請試用版[9].另外,對于相同的設(shè)計指標(biāo),FIR濾波器所要求的階數(shù)比IIR濾波器高5～10倍,成本較高,而且信號的延遲也較大。濾波器所要求的階數(shù)不僅比FIR濾波器低,而且可以利用模擬濾波器的設(shè)計成果,設(shè)計工作量相對較小,采用FPGA實現(xiàn)的IIR濾波器同樣具有多種優(yōu)越性[9].本文介紹<IIR>數(shù)字濾波器的設(shè)計與分析。數(shù)字濾波器<DigitalFilter,DF>用于提取有用信號或者改變信號某種特性的數(shù)字信號處理單元,也是現(xiàn)代信號處理系統(tǒng)的重要組成部分之一。因具有模擬濾波器所無法代替的新特性,數(shù)字濾波器在數(shù)字通信、語音與圖像處理、自動控制等領(lǐng)域都有著廣泛應(yīng)用[1]。與模擬濾波器相比,數(shù)字濾波器沒有漂移,能夠處理低頻信號,其頻響特性可做到非常接近于理想濾波器的特性,且精度可達到很高的水平,容易集成等,這些優(yōu)勢使得數(shù)字濾波器的應(yīng)用更加廣泛。同時DSP<Digitalsignalprocessor>的出現(xiàn)和FPGA<FieldProgrammableGateArray>的迅速發(fā)展也促進了數(shù)字濾波器的發(fā)展,并為數(shù)字濾波器的實現(xiàn)提供了更多的硬件實現(xiàn)平臺。如今,我們正處于全面數(shù)字化的時代,數(shù)字信號處理技術(shù)受到人們的廣泛關(guān)注,其理論及算法隨著計算機技術(shù)及微電子技術(shù)的發(fā)展得到了飛速的發(fā)展,在許多領(lǐng)域都已得到廣泛應(yīng)用。以與我們關(guān)系密切的移動通信來說,模擬通信早已退出通信市場,而完全由數(shù)字通信所取代;又如電視技術(shù)也正呈現(xiàn)出數(shù)字電視取代模擬電視的趨勢。數(shù)字濾波器是數(shù)字信號處理中最重要的組成部分,幾乎出現(xiàn)在所有的數(shù)字信號處理系統(tǒng)中,隨著集成電路技術(shù)和DSP技術(shù)的發(fā)展,數(shù)字濾波器的應(yīng)用也必將更加廣泛.相比于模擬濾波器,數(shù)字濾波器具有以下顯著優(yōu)點[1-2]:<1>精度高;<2>靈活性大;<3>可靠性高;<4>易于大規(guī)模集成;<5>并行處理。數(shù)字濾波器已發(fā)展成為數(shù)字信號處理的重要分支,對它的研究也日趨深入。盡管早期的數(shù)字濾波器基本是為了代替模擬濾波器而設(shè)計,也總能找到其模擬濾波器原型,但隨著數(shù)字信號處理理論與技術(shù)的發(fā)展,現(xiàn)代數(shù)字濾波器己不完全是模擬濾波器的數(shù)字化模型,而是具有模擬濾波器所無法實現(xiàn)的新特性。因此,數(shù)字濾波器已成為數(shù)字信號處理學(xué)科的一個重要分支,其發(fā)展是以數(shù)字信號處理理論與技術(shù)的發(fā)展為依托的。近些年,線性濾波方法[2][15],如Wiener濾波、Kalman濾波和自適應(yīng)濾波得到了廣泛的研究和應(yīng)用,同時一些非線性濾波方法[3],如小波濾波、同態(tài)濾波、中值濾波、形態(tài)濾波等都是現(xiàn)代信號處理的前沿課題,不但有重要的理論意義,也有廣闊的應(yīng)用前景。Wiener濾波是最早提出的一種濾波方法,當(dāng)信號混有白噪聲時,可以在最小均方誤差條件下得到信號的最佳估計。但是,由于求解Wiener-Hopf方程的復(fù)雜性極高,使得Wiener濾波實際應(yīng)用起來非常困難,不過Wiener濾波在理論上的意義是非常重要的,利用Wiener濾波的進一步預(yù)測,可以求解信號的模型參數(shù),進而獲得著名的Levinson算法[2]。Kalman濾波是20世紀(jì)60年代初提出的一種濾波方法。與Wiener濾波相比,它同樣可以在最小均方誤差條件下給出信號的最佳估計。所不同的是,這種濾波技術(shù)在時域中采用遞推方式進行,因此速度快,便于實時處理,從而得到了廣泛應(yīng)用。Kalman濾波推廣到二維,可用于圖像的去噪聲。當(dāng)假設(shè)Wiener濾波器的單位脈沖響應(yīng)為有限長時,可以采用自適應(yīng)濾波的方法得到濾波器的最佳響應(yīng)。由于它避開求解Wiener-Hopf方程,為某些問題的解決帶來了極大方便[3]。小波濾波就是利用信號和噪聲在各自尺度下的小波變換系數(shù)有所不同的特點,來對它們進行分離,從而達到去噪聲的目的。同態(tài)濾波主要用于解決信號和噪聲之間不是相加而是相乘關(guān)系時的濾波問題。另外,當(dāng)信號和噪聲之間為卷積關(guān)系的時候,在一定條件下可以利用同態(tài)濾波把信號有效地分離出來,由同態(tài)濾波理論引伸出的復(fù)時譜也成為現(xiàn)代信號處理中極為重要的概念。Wiener濾波、Kalman濾波和自適應(yīng)濾波都是線性濾波,線性濾波的最大缺點就是在消除噪聲的同時,會造成信號邊緣的模糊。中值濾波是20世紀(jì)70年代提出的一種非線性濾波方法,它可以在最小絕對誤差條件下,給出信號的最佳估計。這種濾波方法的優(yōu)點,就是能夠保持信號的邊緣不模糊。另外,它對脈沖噪聲也有良好的消除作用。形態(tài)濾波是建立在集合運算上的一種非線性濾波方法,它除了用于慮除信號中的噪聲以外,還在圖像分析中發(fā)揮重要的作用[4]。綜上可知,數(shù)字濾波器是今后信號處理系統(tǒng)的濾波器主流部件,將在更多的數(shù)字信號處理應(yīng)用領(lǐng)域得到廣泛應(yīng)用。隨著EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大和深入,EDA技術(shù)在電子信息、通信、自動控制及計算機應(yīng)用等領(lǐng)域的重要性日益突出。這些技術(shù)的使用使得現(xiàn)代電子產(chǎn)品的體積減小、性能增強、集成化程度提高,與此同時其可編程能力也得以提高。在使用EDA進行電子設(shè)計時,設(shè)計人員可按照"自頂向下"的設(shè)計方法,對整個系統(tǒng)進行方案設(shè)計和功能劃分,采用硬件描述語言〔HDL完成系統(tǒng)行為級設(shè)計,最后通過綜合器和適配器生成最終的目標(biāo)器件。VHDL語言是EDA設(shè)計中常用的一種IEEE標(biāo)準(zhǔn)語言,其具有覆蓋面廣、描述能力強、可讀性好、支持大規(guī)模設(shè)計及邏輯單元利用等優(yōu)點,因此受到越來越多的電子工程師的青睞[4]。本次設(shè)計中采用EDA技術(shù)中的模塊化設(shè)計思想,就IIR數(shù)字濾波器中的一些關(guān)鍵電路進行設(shè)計,主要內(nèi)容包括：時序控制模塊、延時模塊、補碼乘加模塊、累加模塊和IIR數(shù)字濾波器的頂層設(shè)計。分別對各模塊采用VHDL進行描述后,進了仿真和綜合,取得了較好的設(shè)計效果。實驗結(jié)果表明,本課題所設(shè)計的IIR數(shù)字濾波器具有運算速度快,系數(shù)改變靈活方便等特點。2IIR數(shù)字濾波器的相關(guān)理論2.1IIR濾波器的基本理論由數(shù)字信號處理理論[2][4]可知,數(shù)字濾波器的傳遞函數(shù)H<z>可表示為<2-1>式中z是z變換的變量,并取H<z>的分子與分母的系數(shù)全部為實數(shù)。設(shè)濾波器的輸入信號為X<z>,輸出信號為Y<z>,則有<2-2>假設(shè)信號采樣周期為T,對〔2-2作z逆變換,可得<2-3>式中,當(dāng)k<0時,令。若將采樣周期T歸一化為T=1,則在t=kT處,將x<kT>、y<kT分別寫成x<t>、y<t>,則y<t>可表示為<2-4>通常,時域的差分方程使用式<2-4>,若明確采樣周期T時,使用式<2-3>在時域中,如果用定義單位延遲算子〔UnitDelayOperator>z-1,從式〔2-4可得<2-5>式中,的意義與式〔2-1相同。要注意的是,式<2-2的H<z>是z變換的傳遞函數(shù),而式<2-5>的H<z>則是時域的單位延遲算子表達形式。由于它們是用完全相同的形式表達的,所以在不至于混淆的情況下,在z變換域與時域都可以使用式<2-1>。分析式<2-1>可知,只要分母多項式的系數(shù)<i=1,2,?,M>中有一個不為0,數(shù)字濾波器的內(nèi)部必然存在反饋環(huán)路,這種內(nèi)部具有反饋環(huán)路的數(shù)字濾波器稱為遞歸濾波器<RecursiveFilter>;反之,如果分母多項式的所有系數(shù)<i=1,2,?,M>均為0,則數(shù)字濾波器的內(nèi)部就不存在反饋環(huán)路,相應(yīng)的濾波器稱為非遞歸濾波器〔NonrecursiveFilter>。由于非遞歸濾波器的內(nèi)部沒有反饋環(huán),根據(jù)數(shù)字濾波器穩(wěn)定性理論可知,非遞歸濾波器總是穩(wěn)定的再從濾波器的單位沖激響應(yīng)來看,數(shù)字濾波器又可分為有限長單位沖激響應(yīng)的FIR<FiniteImpulseResponse>濾波器和無限長單位沖激響應(yīng)的IIR<InfiniteImpulseResponse>濾波器。由于IIR濾波器的傳遞函數(shù)存在原點以外的極點,所以IIR濾波器的單位沖激響應(yīng)是無限持續(xù)的,因而IIR濾波器與遞歸濾波器一致。但是,當(dāng)穩(wěn)定的遞歸濾波器與非遞歸濾波器級聯(lián)后,若遞歸濾波器的極點與非遞歸濾波器的零點相互抵消,使得由兩個濾波器構(gòu)成的新濾波器在原點以外不存在極點,這種級聯(lián)濾波器也屬于FIR濾波器。此時,因級聯(lián)后的濾波器內(nèi)部存在反饋環(huán)路,這種濾波器也成為遞歸濾波器,比如頻率采樣濾波器<FrequencysamplingFilter,FSF>[5]。IIR數(shù)字濾波器系統(tǒng)傳遞函數(shù)的極點可以位于單位圓內(nèi)的任何地方,因此可用較低的階數(shù)獲得較高的頻率選擇性,所用的存儲單元較少,經(jīng)濟且效率較高,但是系統(tǒng)傳遞函數(shù)的極點也可能位于單位圓外,這可能引起濾波器的不穩(wěn)定。同時,IIR濾波器的相位特性是非線性的,且選擇性越好,相位特性的非線性越嚴(yán)重[5]。相反,FIR濾波器卻可以得到嚴(yán)格的線性相位特性,但由于FIR濾波器系統(tǒng)傳遞函數(shù)的極點固定在原點,所以只能用較高的階數(shù)來實現(xiàn)其高的頻率選擇性,對于同樣的濾波器設(shè)計指標(biāo),FIR濾波器所要求的階數(shù)要比IIR濾波器高5到10倍[6],所以成本較高,信號延遲也較大.但如果要求相同的線性相位特性,則IIR濾波器就必須加全通濾波器來進行相位校正,同樣也要增加濾波器的階數(shù)和復(fù)雜性。FIR濾波器可以用非遞歸方法實現(xiàn),在有限精度下不會產(chǎn)生振蕩,同時由于量化舍入以及系數(shù)的不確定性所引起的誤差對其產(chǎn)生的影響要比IIR濾波器小的多,并且FIR濾波器可以采用FFT<FastFourierTransform>算法,運算速度快。但FIR濾波器不像IIR濾波器那樣可借助模擬濾波器的成果,FIR濾波器沒有現(xiàn)成計算公式,必須要用計算機輔助設(shè)計軟件<如MATLAB等>來計算。總的來說,FIR和IIR濾波器都有廣范的應(yīng)用,具體采用FIR濾波器還是IIR濾波器完全取決于具體應(yīng)用場合。FIR適用于對相位要求嚴(yán)格的場合,而IIR濾波器則用在相位要求不是很嚴(yán)格的場合?？紤]到具體應(yīng)用,本文以IIR數(shù)字濾波器為主要研究對象。IIR數(shù)字濾波器的幅頻特性假設(shè)數(shù)字濾波器的采樣周期為T,令,從z變換理論可知,濾波器H<z>的頻率特性可表示為[4][7]：<2-6>其中表示數(shù)字濾波器的幅頻特性,,表示相頻特性,是數(shù)字濾波器的頻率傳遞函數(shù),它決定數(shù)字濾波器的幅頻特性與相頻特性?？紤]采樣周期歸一化<即T=1>的情況,可表示為：<2-7>由于是周期為的周期函數(shù),在或的范圍內(nèi)求,即可確定數(shù)字濾波器的頻率特性。再考慮到式<2-1>,則有,所以設(shè)計數(shù)字濾波器時,一般只需考慮的部分即可。數(shù)字濾波器按其幅頻特性分類[4],與模擬濾波器完全相同,可以分為低通濾波器<LowpassFilter,LPF>、高通濾波器<HighPassFilter>、帶通濾波器<BandpassFilter,BPF>、帶阻濾波器<BandStopFilter,BSF>和全通濾波器<AllPassFilter,APF>。這五種數(shù)字濾波器的理想幅頻特性如圖2-1所示。需要說明的是,全通濾波器的幅頻特性在全頻帶內(nèi)具有固定增益,常用于改善其它濾波器的相頻特性。圖2-1數(shù)字濾波器的理想幅頻特性實際上,要設(shè)計幅頻特性與圖2-1,所示的理想性能完全一致的數(shù)字濾波器是不可能的,現(xiàn)實的濾波器只能設(shè)法逼近理想幅頻特性。由數(shù)字濾波器理論可知,一般情況下要減小<增大>通帶與阻帶的紋波,會造成過渡帶的截止特性變差<好>。根據(jù)濾波器的使用目的,其考慮重點是不同的,在數(shù)字濾波器的階次確定后,合理的折中方案是必要的。當(dāng)數(shù)字濾波器的幅頻特性要求很高時,除了采用更高階的FIR濾波器,還必須考慮采用IIR濾波器。IIR數(shù)字濾波器的相頻特性設(shè)計IIR數(shù)字濾波器時,不僅要考慮其幅頻特性,相頻特性通常也是需要重點考慮的對象。特別是在線性相位濾波器中,相位的延遲不會造成波形失真,所以在波形要求很高時,濾波器具有線性相位特性是非常重要的[8]。還有一個與相位特性密切相關(guān)的概念就是群時延[4][5],它表征不同頻率的信號經(jīng)過濾波器之后的相位延遲時間。線性相位濾波器的群時延為常數(shù)且隨著階數(shù)的升高而增大。由于IIR濾波器的單位沖激響應(yīng)是無限持續(xù)的,所以不滿足線性相位的條件。因此,嚴(yán)格地講,只有FIR濾波器可以實現(xiàn)完全的線性相位,但通過相位補償?shù)确椒ㄒ部梢栽O(shè)計出非常接近線性相位的IIR數(shù)字濾波器[5]。2.2IIR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)研究IIR數(shù)字濾波器不僅僅在于理論研究,更重要的是尋求適合特定應(yīng)用的實現(xiàn)結(jié)構(gòu)。從理論上講,IIR數(shù)字濾波器要達到同樣的性能指標(biāo),其實現(xiàn)結(jié)構(gòu)往往是多種多樣的,具體采用何種實現(xiàn)結(jié)構(gòu)完全取決于具體應(yīng)用的條件。下面介紹幾種IIR數(shù)字濾波器的基本實現(xiàn)結(jié)構(gòu)[5][9].IIR數(shù)字濾波器的系統(tǒng)傳遞函數(shù)可表示為<2-8>根據(jù)濾波器傳遞函數(shù)的不同表達形式,可以得出不同的實現(xiàn)結(jié)構(gòu)。直接型結(jié)構(gòu)由式<2-8>,可以得到兩種IIR濾波器的直接型實現(xiàn)結(jié)構(gòu),如圖<2-2>所示。其中,表示使信號延遲一個采樣周期的單位延遲元件,是濾波器的輸入,是濾波器的輸出?！瞐直接Ⅰ型〔b直接Ⅱ型圖2-2IIR濾波器的直接型實現(xiàn)結(jié)構(gòu)圖2-2<a>稱為直接Ⅰ型<DirectForm1,DF-Ⅰ>,圖2-2<b>稱為直接Ⅱ型<DirectForml,DF-Ⅱ>。直接Ⅱ型較之直接Ⅰ型所用的單位延遲元件少一倍,對使用更為有利。另外,圖2-2<b>是M=N的情況,當(dāng)M<N時,將會有部分系數(shù)為0,當(dāng)M>N時,就表示使用M個單位延遲元件。在直接型實現(xiàn)結(jié)構(gòu)中,因濾波器階數(shù)的增高會造成系數(shù)的更大分散,因而圖2-2所示的IIR實現(xiàn)結(jié)構(gòu)通常并不會直接使用。不過,當(dāng)濾波器可以分解成幾個低階<比如二階>基本節(jié)時,各基本節(jié)的低階濾波器常可使用這類直接型結(jié)構(gòu)。級聯(lián)型結(jié)構(gòu)對IIR數(shù)字濾波器的傳遞函數(shù)的分母多項式及分子多項式進行因式分解,可分解為一次與二次多項式的乘積。對于式<2-8>,假設(shè),則可表示為〔2-9式中,,,全部系數(shù)均為實數(shù)。又當(dāng)時,除了項外,分子多項式僅為N-1次,同樣也可以分解為一次和二次多項式的乘積。其它情況下,分解方法也完全相同。當(dāng)利用硬件實現(xiàn)數(shù)字濾波器時,應(yīng)盡可能共用存儲器及單位延遲元件等,以利于減少所需元件數(shù)量,這對簡化結(jié)構(gòu)是很重要的[10]。設(shè),則<2-10>可將分解為<2-11><2-12>式中,表示不超過的最大整數(shù)。另外,盡管式<2-9>與<2-12>使用了同一個符號,但它們未必是一致的,因為式<2-12>中的系數(shù)可以置零,因而奇數(shù)階濾波器也可實現(xiàn)。式<2-11>的可表示為圖2-3<a>所示的級聯(lián)型結(jié)構(gòu)。圖2-3<b>中的采用了直接Ⅱ型結(jié)構(gòu),因二階濾波器的直接型結(jié)構(gòu)很容易構(gòu)成。用式<2-11>的形式對進行分解時,極點與零點的組合以及的連接順序等具有相當(dāng)大的自由度.由于數(shù)字濾波器中不一定能忽略有限字長運算所造成的舍入誤差,所以,實際上這些組合方式、比例變換以及的連接順序等都會產(chǎn)生很大的問題.與直接型結(jié)構(gòu)相比,那些系數(shù)敏感度<CoefficientSensitivity>低的濾波器,也就是不易受系數(shù)誤差影響的濾波器更適合于采用級聯(lián)型實現(xiàn)結(jié)構(gòu)。H<z>的結(jié)構(gòu)<b>Hi<z>的結(jié)構(gòu)圖2-3IIR濾波器的級聯(lián)型實現(xiàn)結(jié)構(gòu)并聯(lián)型結(jié)構(gòu)再將式〔2-8的進行因時分解,并寫成如下形式〔2-13式中,,當(dāng)M>N時,式<2-13>的最后一項為0,并設(shè)式<2-8>的的極點不重復(fù).基于級聯(lián)型結(jié)構(gòu)同樣的道理,當(dāng)由式<2-10>給出,且的極點不重復(fù)時,則圖2-4IIR數(shù)字濾波器的并聯(lián)型實現(xiàn)結(jié)構(gòu)〔2-14式中,L=[<N+l>/2],為式<2-12>形式的濾波器。式<2-14>的可采用圖2-4所示的并聯(lián)型結(jié)構(gòu)<ParallelFormStructure,PFS>來表示。與級聯(lián)型結(jié)構(gòu)不同,并聯(lián)型結(jié)構(gòu)濾波器的極點與零點的組合及比例等不會有分配問題,而且由于它可以實現(xiàn)系數(shù)敏感度低的濾波器,因此當(dāng)濾波器的極點不重復(fù)時,并聯(lián)結(jié)構(gòu)可以作為最有利的實現(xiàn)結(jié)構(gòu)形式廣泛使用。IIR數(shù)字濾波器的實現(xiàn)結(jié)構(gòu)除了以上介紹的三種基本實現(xiàn)結(jié)構(gòu)以外,還有格型實現(xiàn)結(jié)構(gòu)[5][15]、脈動陣實現(xiàn)結(jié)構(gòu)[11-12]等,可參閱相關(guān)文獻,這里不再細述。2.3數(shù)字濾波器的有限字長效應(yīng)理論在數(shù)字濾波器的硬件<如FPGA器件>或軟件<如DSP軟件>實現(xiàn)中,數(shù)據(jù)最終存儲在有限位長的寄存器中,因此,信號和系數(shù)的數(shù)值在存儲前必須采取四舍五入或者截尾等方法進行量化,這將對數(shù)字濾波器的性能指標(biāo)及穩(wěn)定性產(chǎn)生影響。一般數(shù)字濾波器的量化引起以下三種類型的誤差[6]:1.輸入量化誤差;2.系數(shù)量化誤差;3.乘積量化誤差。下面首先介紹一下數(shù)字的表示,再對量化誤差進行分析。數(shù)字表示在數(shù)字濾波器的具體實現(xiàn)中,數(shù)字必須以某種表示形式參與運算。特別是在設(shè)計的早期,設(shè)計人員必須考慮并確定是定點數(shù)還是浮點數(shù)更適合于問題的解決。一般來說,定點數(shù)的實現(xiàn)具有更高的速度和更低的成本,而浮點數(shù)則具有更高的動態(tài)范圍和精度且無需換算,這對于較為復(fù)雜的DSP算法更具有吸引力[13]。下面僅介紹定點數(shù)的表示。所謂定點數(shù)是指小數(shù)點位置相對固定的數(shù)字。整數(shù)也是定點數(shù)的一種,只是小數(shù)點后的小數(shù)部分為0。下面,簡要介紹幾種定點數(shù)的表示法[13]。無符號整數(shù)設(shè)X是一個N位的無符號二進制數(shù),則其可表示的數(shù)值范圍是[0,2N-1],表達式如下<2-15>其中xN就是X的第n位二進制數(shù)字,即xN為0或1。數(shù)字x0稱為最低有效位<LeastSignificantBit,LSB>,具有相當(dāng)于個位的權(quán)重。數(shù)字xN-1稱為最高有效位<MostSignificantBit,MSB>,具有相當(dāng)于,的權(quán)重。2.有符號數(shù)值在有符號數(shù)字表示法中,數(shù)字和符號是單獨表示的。一般來說,第一位代表符號位,余下的N-1位代表數(shù)字,表達式如下:<2-16>這一表達式的數(shù)值范圍是[,],有符號數(shù)字表示法的優(yōu)點是簡化了溢出的禁止,但其缺點是加法不得不根據(jù)哪個操作數(shù)更大來分開運算。3.二進制反碼<也稱1的補碼,One'sComplement,IC>在二進制反碼中,正整數(shù)和負(fù)整數(shù)除了符號位之外具有相同的表示方法,也就是說,事實上0需要額外的表達式。二進制反碼中有符號數(shù)的標(biāo)準(zhǔn)表達式如下:〔2-17可見,N位二進制反碼數(shù)字表示法可以表示的整數(shù)范圍是[]。二進制補碼〔Tow'sComplement,2C有符號整數(shù)的N位二進制補碼表示式如下：〔2-18其表示的數(shù)值范圍為[]。二進制補碼表示法是目前DSP領(lǐng)域內(nèi)最為流行的有符號數(shù)表示法,主要因為它使得累加多個有符號數(shù)值成為可能,而且最終結(jié)果是在N位范圍內(nèi),通?？梢院雎匀魏嗡阈g(shù)上的溢出。以上介紹的定點數(shù)表示法都是傳統(tǒng)定點數(shù)表示法,也有常用的非傳統(tǒng)定點數(shù)表示法,如有符號數(shù)字量<SignedDigitNumber,SD碼>[13]及正規(guī)有符號數(shù)字量<CanonicSignedDigit,CSD碼>[13]等。輸入量化輸入量化主要針對模擬信號輸入的情況,如果輸入信號本身就是數(shù)字信號,當(dāng)然就不存在輸入的量化問題。對于數(shù)字濾波器本身而言,輸入信號必須是數(shù)字信號,因此如果需要處理的信號是模擬信號,那么該模擬信號就需要先輸入到ADC進行模擬量到數(shù)字量的轉(zhuǎn)換,其中量化過程也就在ADC中完成。為了研究使用數(shù)字濾波器時產(chǎn)生的各種量化的影響,就必須討論有關(guān)輸入量化的問題。設(shè)ADC的輸入信號為,輸出信號為,ADC中量化的步長為d。令時,。此時ADC的轉(zhuǎn)換誤差為,假設(shè)的概率密度函數(shù)為式,則〔2-19這里K表示量化級,K應(yīng)該選擇足夠大的數(shù)。另外,當(dāng)量化步長d足夠小時,若可視為,則可得到〔2-20下面,假定量化級為M比特,即個量化級,并設(shè)預(yù)定的輸入信號處在之間,則。又當(dāng)?shù)钠骄滴?,方差為時,ADC的信噪比〔也即SignalNoiseRatio,SNR為〔2-21式中是設(shè)計參數(shù),選擇的越大,可使過載噪聲功率越小。過載功率為〔2-22設(shè),當(dāng)用分貝〔dB表示式〔2-21時,可得到〔2-23可見量化級數(shù)每增大1倍,信噪比S/N就會改善6dB。如果增大設(shè)計參數(shù),為了保持信噪比不變,必須增大量化級的比特數(shù)M。從式<2-23>可知,當(dāng)增大1倍時,如將M增大到M+l,即可得到相同的S/N。系數(shù)量化數(shù)字濾波器的系數(shù)在很大程度上決定了濾波器的性能指標(biāo)[6]。在理論上,數(shù)字濾波器的系數(shù)可以采用無限精度表示,但是實際可實現(xiàn)的數(shù)字濾波器的系數(shù)只能用有限精度來表示。當(dāng)用二進制數(shù)表示時,濾波器的系數(shù)可以選擇很大的比特數(shù),使得系數(shù)的有效位數(shù)<即字長>足夠大,從量化角度講就沒有問題。但由于受到硬件條件的制約而不得不縮短字長時,就必須研究系數(shù)量化<CoefficientQuantization>對濾波器性能指標(biāo)及穩(wěn)定性的影響。設(shè)有限字長濾波器<FiniteWordlengthFilter>的系統(tǒng)函數(shù)為價,理想的無限字長濾波器<InfiniteWordlengthFiler>的系統(tǒng)函數(shù)為時,如能近似求得誤差濾波器[5]<ErrorFilter>,就可以研究系數(shù)量化的影響。如果將與分別表示為〔2-24a〔2-24b并取分別為〔2-25a〔2-25b則輸出誤差可表示為〔2-26設(shè)有限字長濾波器的系數(shù)誤差為,則〔2-27若忽略二次微小量,取〔2-28a〔2-28b〔1-28c即可得〔2-29所以,誤差濾波器為〔2-30當(dāng)均為已知時,即可求得。現(xiàn)假設(shè)〔2-31這里即為的單位沖激相應(yīng)。如再假設(shè)無限字長數(shù)字濾波器是穩(wěn)定的,由于時,,所以在時,即可認(rèn)為?，F(xiàn)在,根據(jù)評價函數(shù)或者〔2-32即可評價有限字長數(shù)字濾波器的精度。與此不同的另外一個評價方法,是用統(tǒng)計的觀點來評價有限字長數(shù)字濾波器。假定和的所有系數(shù)互相獨立,并具有相同的噪聲分布,設(shè)置化步長為q,則有〔2-33a以及〔2-33b<2-33c>式中預(yù)先去掉了和系數(shù)中固定為0的項。如果無限字長濾波器是穩(wěn)定的,即可表示為〔2-34a<2-34b>設(shè),評價函數(shù)為〔2-35于是可得〔2-36a和〔2-36b<2-36c>其中,式<2-35>的E表示與A<z>和B<z>的所有系數(shù)有關(guān)的期望值,并在為0時其它場合均為。又當(dāng)時,時。在式<2-36>a的情況下,若預(yù)先制定的允許范圍,就有可能求出允許范圍內(nèi)最大的q值,即最小字長。基于以上推導(dǎo)結(jié)果,對于直接型、級聯(lián)型以及并聯(lián)型結(jié)構(gòu)加以比較可知,從減少需要的比特數(shù)來看,一般是并聯(lián)型結(jié)構(gòu)有優(yōu)勢。反之,直接型結(jié)構(gòu)則需要很大的比特數(shù)。另一方面,用有限字長濾波器逼近無限字長濾波器時,其系數(shù)必定存在誤差,這種系數(shù)誤差對輸出所產(chǎn)生的影響就是系數(shù)敏感度問題,從降低濾波器系數(shù)敏感度這點來看,并聯(lián)結(jié)構(gòu)更為有利。乘積量化對于有限字長乘法器,其乘積輸出可表示為<2-37>其中和分別表示精確乘積和量化誤差。這時,有限字長乘法器可以用圖2-5所示的模型來表示,其中是噪聲源。圖2-5有限長乘法器的噪聲模型下面考慮如圖2-6<a>所示的數(shù)字濾波器結(jié)構(gòu),并假設(shè)它是定點實現(xiàn)的。每一個乘法器可以用圖2-5所示模型來代替,如圖2-6<b>。如果乘積量化是舍入量化則每一個噪聲信號可以作為具有均勻概率密度的隨機過程來考慮,其概率密度為<2-38>〔a二階數(shù)字濾波器〔b二階數(shù)字濾波器的噪聲模型圖2-6數(shù)字濾波器的乘積量化模型因此,由隨機過程理論,有<2-39a><2-39b><2-39c>如果濾波器各處的信號電平遠大于q,則以下的假設(shè)是合理的:<1>和對任何都是統(tǒng)計無關(guān)的;<2>和對任何n或k值都是統(tǒng)計無關(guān)的。接下來,讓我們從第一個假設(shè)開始來研究這些假定的含義。由式<2-39>,有〔2-40a<2-40b>即〔2-40c其中是沖激函數(shù)。因此,的功率譜密度〔PowerSpectrumDensity,PSD>為〔2-41這就說明,是白噪聲過程。再來考慮第二個假設(shè)的含義。兩個白噪聲過程相加的自相關(guān)為〔2-42或者〔2-43因此〔2-44即兩個過程之和的PSD等于它們各自PSD之和,因此可以進行疊加。于是,由圖2-5<b>和式〔2-39c,有〔2-45其中是數(shù)字濾波器的系統(tǒng)傳遞函數(shù),并可由式〔2-41得到輸出的PSD為〔2-46上述方法適用于任何數(shù)字濾波器結(jié)構(gòu),并且它也可以用來研究輸入量化的影響。極限環(huán)在數(shù)字濾波器的分析中,引入舍入量化噪聲模型對舍入誤差進行統(tǒng)計處理的方法非常方便,但也有此方法不適用的特殊情況,即極限環(huán)<LimitCycle,LC>。極限環(huán)是非線性閉環(huán)系統(tǒng)特有的振蕩現(xiàn)象,它表示系統(tǒng)從初試時刻經(jīng)過足夠長時間后的極限振蕩。一般而言,數(shù)字濾波器中普遍存在舍入誤差而產(chǎn)生極限環(huán),但在沒有閉環(huán)的非遞歸濾波器中,是不會產(chǎn)生極限環(huán)的。也就是說,極限環(huán)是遞歸數(shù)字濾波器中由于數(shù)值量化產(chǎn)生的特有的非線性振蕩現(xiàn)象。為了簡化分析,下面考慮一階IIR濾波器,假設(shè)其系統(tǒng)函數(shù)為〔2-47并設(shè)濾波器的輸入為,輸出為,量化步長為。如利用均勻量化器,則舍入誤差最高為,所以可得到〔2-48當(dāng)該一階遞歸濾波器中產(chǎn)生極限環(huán)時,可得到〔2-49所以,當(dāng)產(chǎn)生極限環(huán)時,可以認(rèn)為等于1.這就意味著,由于數(shù)值的量化,濾波器的極點等值處在單位圓上。由于,必須在滿足〔2-50的條件下,式〔2-49才成立。由此可以得到〔2-51上式右邊所表示的區(qū)域常稱為死區(qū)<Deadband>。要說明的是,此處僅討論了一階IIR數(shù)字濾波器的的情況,至于二階以上IIR數(shù)字濾波器的情況相當(dāng)復(fù)雜,這里就不再繼續(xù)討論,可參閱相關(guān)文獻。3IIR數(shù)字濾波器的分析設(shè)計3.1IIR數(shù)字濾波器的模擬轉(zhuǎn)換設(shè)計法利用模擬濾波器成熟的理論和設(shè)計方法來設(shè)計IIR數(shù)字濾波器是經(jīng)常使用的方法。設(shè)計過程是：按照技術(shù)要求設(shè)計一個模擬濾波器,得到濾波器的傳輸函數(shù),再按一定的轉(zhuǎn)換關(guān)系將轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù)。將傳輸函數(shù)從s平面轉(zhuǎn)移到z平面的方法有多種,但工程上常用的是脈沖響應(yīng)不變法和雙線性變換法。3.2IIR數(shù)字濾波器的S-Z變換設(shè)計一般來說,IIR數(shù)字濾波器的設(shè)計方法有很多種,比如S-Z變換設(shè)計、振幅平方函數(shù)近似設(shè)計、頻率變換設(shè)計以及近似線性相位設(shè)計等。IIR數(shù)字濾波器的特征之一就是可直接利用模擬濾波器的設(shè)計成果,也就是說,當(dāng)已知模擬濾波器的傳遞函數(shù)時,通過適當(dāng)?shù)淖兞孔儞Q,即將拉普拉斯變換的變量S換成Z變換的變量Z,即可直接求得數(shù)字濾波器的傳遞函數(shù),這是非常有利的特點。這種變換法也稱為S-Z變換。按照Z變換的定義,當(dāng)求頻率特性時,可以取,式中T表示采樣周期。但是,由于是周期函數(shù),所以Z與的關(guān)系并不是一一對應(yīng)的。給出同一個Z,將有無限多個。這對于以頻率特性為主要研究內(nèi)容的濾波器設(shè)計是非常不利的。因而,必須根據(jù)目標(biāo)濾波器的性質(zhì)進行必要的變換。下面介紹兩種具有代表性的變換方法。標(biāo)準(zhǔn)Z變換根據(jù)Z變換的定義,標(biāo)準(zhǔn)Z變換<StandardZ-Transform>是從拉普拉斯平面向Z平面變換的最自然的變換方法。從單位沖激響應(yīng)不變這點來看,標(biāo)準(zhǔn)Z變換也稱為單位沖激不變變換<Impulse-InvariantTransformation,IIT>。設(shè)模擬濾波器的單位沖激響應(yīng)為,根據(jù)標(biāo)準(zhǔn)Z變換的定義,當(dāng)用周期Ｔ對進行采樣時,即為數(shù)字濾波器的單位沖激響應(yīng)。但是,在數(shù)字濾波器的設(shè)計中,希望把設(shè)為的單位沖激響應(yīng)。在此情況下,單位沖激響應(yīng)僅與原來的標(biāo)準(zhǔn):變換相差T倍。這時可得到<3-1>式中,根據(jù)定義,s平面上的區(qū)間將被折疊映射到z平面上的單位圓內(nèi),盡管s平面與z平面的關(guān)系仍然不是一一對應(yīng)的,但如果將頻率范圍限定在范圍內(nèi),兩個平面將有一一對應(yīng)的關(guān)系,也就是說,如果滿足采樣定理的條件,在模擬域與數(shù)字域存在一一對應(yīng)的關(guān)系。這樣看來,如果時,則滿足〔3-2所以,從模擬濾波器變換到數(shù)字濾波器,其頻率特性就不會產(chǎn)生失真。如果研究對象的最高頻率為,當(dāng)選定的濾波器的采樣周期,并滿足時,利用這種變換方法,即可從模擬濾波器求得無失真數(shù)字濾波器。不過,此方法僅適用于低通濾波器或帶通濾波器這類頻帶受到限制的情況?，F(xiàn)在將模擬濾波器的傳遞函數(shù)表示為〔3-3則可得到〔3-4特別考慮到和為復(fù)數(shù)時,當(dāng)出現(xiàn)它們的共軛復(fù)數(shù)和時,〔3-5即可得〔3-6再設(shè)以及,則可得到〔3-7考慮到以上的關(guān)系,利用z變換可以從模擬濾波器求得對應(yīng)的IIR數(shù)字濾波器。一般來說,如果模擬濾波器的傳遞函數(shù)G表示為〔3-8即可求得對應(yīng)的IIR數(shù)字濾波器的傳遞函數(shù)為〔3-9雙線性Z變換在已知方法中,把模擬濾波器變換為數(shù)字濾波器的最有效方法就是雙線性Z變換<BilinearZ-Transformation>。雙線性Z變換具有以下優(yōu)點:<1>S和Z是一一對應(yīng)的,不會產(chǎn)生折疊失真。<2>S平面的虛軸被映射到Z平面上的單位圓上,S平面上的穩(wěn)定區(qū)域能變換為Z平面上的穩(wěn)定區(qū)域。正是由于這些優(yōu)點,所以經(jīng)常使用這種方法設(shè)計數(shù)字濾波器。雙線性Z變換中,經(jīng)常使用以下兩式進行變換。<3-10><3-11>式〔3-11是將進行Pade近似時最簡單的近似式。雙線性Z變換具有上述所希望的優(yōu)良性質(zhì),但由于式〔3-10是非線性變換,就會產(chǎn)生問題,即模擬濾波器與數(shù)字濾波器的角頻率、會產(chǎn)生失真。由于將、代入式〔3-10并加以整理,其關(guān)系式為〔3-12所以需要利用該關(guān)系式對失真預(yù)先加以校正,即進行預(yù)失真校正〔Prewarping。例如,設(shè),要設(shè)計一個截止頻率為的低通濾波器,因為,即所以由式<3-12>可得于是·雙線性Z變換前的模擬濾波器的截止頻率為3183Hz。若使用了上述校正,雙線性Z變換就可用于低通濾波器、高通濾波器、帶通濾波器和帶阻濾波器等各種類型的濾波器。另外,由于變換在全頻域均有一一、對應(yīng)的關(guān)系,因而也保持了濾波器的等波紋性。3.3IIR數(shù)字濾波器的零極點累試法極上述介紹的模擬轉(zhuǎn)換設(shè)計法實際上是數(shù)字濾波器的一種間接設(shè)計方法,而且幅度特性受到所選模擬濾波器特性的限制。例如巴特沃斯低通幅度特性是單調(diào)下降,而切比雪夫低通特性帶內(nèi)或帶外有上、下波動等,對于要求任意幅度特性的濾波器,則不適合采用這種方法。下述介紹的在數(shù)字域直接設(shè)計IIR數(shù)字濾波器的設(shè)計方法,其特點是適合設(shè)計任意幅度特性的濾波器。在IIR數(shù)字濾波器的直接設(shè)計法中零極點累試法較為常用,設(shè)單位脈沖響應(yīng)的零點表達式為：〔3-13按照〔3-13式,系統(tǒng)特性取決于系統(tǒng)零極點的分布,通過分析,我們知道系統(tǒng)極點位置主要影響系統(tǒng)幅度特性峰值位置及其尖銳程度,零點位置主要影響系統(tǒng)幅度特性的谷值位置及其凹下的程度；且通過零極點分析的幾何作圖法可以定性地畫出其幅度特性。上面的結(jié)論及方法提供了一種直接設(shè)計濾波器的方法。這種設(shè)計方法是根據(jù)其幅度特性先確定零極點位置,再按照確定的零極點寫出其系統(tǒng)函數(shù),畫出其幅度特性,并與希望的進行比較,如不滿足要求。可通過移動零極點位置或增加〔減少零極點,進行修正。3.4優(yōu)化設(shè)計法IIR數(shù)字濾波器除模擬轉(zhuǎn)換設(shè)計法和零極點累試法外,還有一種直接在頻域或者時域中進行設(shè)計,聯(lián)立方程后需要計算機作輔助運算的方法,即所謂的優(yōu)化設(shè)計法。3.5IIR數(shù)字濾波器的硬件實現(xiàn)方案濾波器的實現(xiàn)主要包括兩大類：DSPTMS320系列芯片的實現(xiàn)和ISP器件的實現(xiàn)〔主要包括FPGA和CPLD。其中利用DSPTMS320系列芯片實現(xiàn)濾波時速度較慢,而利用ISP器件實現(xiàn)時,其運算速度比DSP器件要快好多倍。FPGA的實現(xiàn)包括其自帶的核的實現(xiàn)方法和自編程實現(xiàn)方法。核的實現(xiàn)方法雖然好用并且結(jié)構(gòu)縝密,但一般情況下使用的權(quán)限都會受到注冊購買的限制,因此基于FPGA的自編程實現(xiàn)方法成了濾波器實現(xiàn)的首選。以下簡要介紹IIR數(shù)字濾波器的設(shè)計方案和基于FPGA的實現(xiàn)方法。1.方案一：直接相乘累加式對于二階的IIR數(shù)字濾波器,其傳遞函數(shù)為：<3-14>濾波器信號流圖見圖3-1,在第n時刻,是當(dāng)時的輸入樣本；是n時刻的IIR濾波器的輸出：<3-15>x<n>a0b1a2b0a1y<n>z-1z-1x<n>a0b1a2b0a1y<n>z-1z-1圖3-1直接型結(jié)構(gòu)因此,可以用硬件乘法器和硬件加法器來實現(xiàn)乘法和加法。由式<3-15>可以看出,按照這種設(shè)計方法,要用到5個乘法器和6個加法器。對于FPGA的設(shè)計來說,這種方法的缺點是比較耗費資源。2.方案二：基于ROM查表法的VHDL結(jié)構(gòu)化設(shè)計采用ROM查表的方法,主要是為了避免使用硬件乘法器。二階IIR的一般表示形式為：<3-16>其中是輸入序列,是輸出序列,和是系數(shù)。假設(shè)輸入序列為位2的補碼,并以定點表示,并<1,對于可以表示為：<3-17>式中：表示的第位,上標(biāo)為0的是符號位,因此可以定義一個5bit為變量的函數(shù)為：<3-18>由此可以得到：-<3-19>由于函數(shù)僅有32種可能取值,因此可以設(shè)計一個32*b位的ROM構(gòu)成的如圖3-2描述的基于ROM的實現(xiàn)結(jié)構(gòu)。圖3-2ROM圖3-2ROM查表法實現(xiàn)框圖數(shù)據(jù)輸入串行移入SR1和SR2,由抽頭處得到,每計算出一個值后,便并行加載到SR3中,然后串行移入SR4,并在抽頭處得到和。ROM的輸入地址由組成。按此方法設(shè)計的優(yōu)點是避免了占主要運算量的乘法運算,節(jié)省了FPGA的硬件資源,缺點與FIR濾波器利用ROM方法設(shè)計相同,即使用不夠靈活。當(dāng)系數(shù)發(fā)生變化時,更改ROM內(nèi)的數(shù)據(jù)十分不便,特別是當(dāng)階數(shù)比較大時,ROM內(nèi)的數(shù)據(jù)較多,程序外的運算量也很大,修改數(shù)據(jù)更為不便。3.方案三：基于ROM查表法的改進型設(shè)計此方法結(jié)合了直接相乘累加式和ROM查表法的優(yōu)點,使得設(shè)計靈活,設(shè)計周期短,節(jié)省資源。二階IIR的一般表示形式為：<3-20>這里是輸入序列,是輸出序列,和是系數(shù)。設(shè)輸入序列為位2的補碼,并以定點表示,并<1,對于可以表示為：<3-21>式中：表示的第位,上標(biāo)為0的是符號位,因此可以定義一個5bit為變量的函數(shù)為：<3-22>同理可得：<3-23>由此可以得到：<3-24>令,可以推出：<3-25>從式<3-25>中可以看出,可以用一個五路8位*1位乘法器在8個時鐘周期內(nèi)實現(xiàn)上述算式。其加法可以直接調(diào)用軟件的庫實現(xiàn)。本方案實現(xiàn)結(jié)構(gòu)如圖3-3所示。輸入X<n>X<n-1>X<n-2>X<n-1>X<n-2>輸入X<n>X<n-1>X<n-2>X<n-1>X<n-2>b0kb1ka0ka2ka1k輸出Y<n>累加器b0kb1ka0ka2ka1k輸出Y<n>累加器圖3-3改進型實現(xiàn)框圖圖3-3改進型實現(xiàn)框圖圖3-2中的作為FPGA接口上的A/D器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器,各寄存器內(nèi)的數(shù)據(jù)與各自的系數(shù)的最高位相乘后,送入累加器相加,并且其和向左移一位,以實現(xiàn)乘2運算。下一個時鐘,寄存器內(nèi)數(shù)據(jù)與其系數(shù)的次高位相乘,再送入累加器與其數(shù)據(jù)相加,再左移一位。接下的6個時鐘進行類似的操作。第8個時鐘后,累加器將其數(shù)據(jù)輸出,即,并對累加器清零,同時將寄存器數(shù)據(jù)送入寄存器,將寄存器數(shù)據(jù)送入寄存器,同理,。接著再進行下一次運算。對上述三種方法相比較而言,方案三實現(xiàn)較為方便簡潔,在節(jié)省了FPGA硬件資源的同時,使得設(shè)計靈活,設(shè)計周期大為縮短,故本設(shè)計在方案三為基礎(chǔ)上作改進后,來實現(xiàn)IIR數(shù)字濾波器的。4EDA技術(shù)和可編程邏輯器件4.1電子設(shè)計自動化EDA技術(shù)EDA是ElectronicDesignAutomation的縮寫,意為電子設(shè)計自動化,即利用計算機自動完成電子系統(tǒng)的設(shè)計?；仡櫧?0年的電子設(shè)計技術(shù)的發(fā)展歷程,可將EDA技術(shù)分為三個階段:七十年代為CAD<ComputerAideDesign>階段。這個階段主要分別研制了一個個單獨的軟件工具,主要有電路模擬、邏輯模擬、版圖編輯、PCB布局布線等,通過計算機的使用,從而可以把設(shè)計人員從大量繁瑣、重復(fù)的計算和繪圖工作中解脫出來。八十年代為CAE階段。這個階段在集成電路與電子系統(tǒng)方法學(xué),以及設(shè)計工具集成方面取得了眾多成果,與CAD相比,除了純粹的圖形繪制功能外,又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計,并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起,實現(xiàn)了工程設(shè)計。九十年代為EDA階段,盡管CAD/CAE技術(shù)取得了巨大的成功,但在整個設(shè)計過程中,自動化和智能化程度還不高,各種EDA軟件界面千差萬別,學(xué)習(xí)實用困難直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足,人們開始追求貫穿整個設(shè)計過程的自動化,即電子系統(tǒng)設(shè)計自動化。4.2可編程邏輯器件可編程陣列邏輯器件PAL<ProgrammableArrayLogic>和通用陣列邏輯器件GAL<GenericArrayLogic>都屬于簡單PLD。隨著技術(shù)的發(fā)展,簡單PLD在集成度和性能方面的局限性也暴露出來。其寄存器、I/O引腳、時鐘資源的數(shù)目有限,沒有內(nèi)部互連,因此包括復(fù)雜可編程邏輯器件CPLD<ComplexPLD>和現(xiàn)場可編程門陣列器件FPGA<FieldProgrammableGateArray>在內(nèi)的復(fù)雜PLD迅速發(fā)展起來,并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。FPGA具備陣列型PLD的特點,結(jié)構(gòu)又類似掩膜可編程門陣列,因而具有更高的集成度和更強大的邏輯實現(xiàn)功能,使設(shè)計變得更加靈活和易實現(xiàn)。相對于CPLD,它還可以將配置數(shù)據(jù)存儲在片外的EPROM或者計算機上,設(shè)計人員可以控制加載過程,在現(xiàn)場修改器件的邏輯功能,即所謂的現(xiàn)場可編程。所以FPGA得到了更普遍的應(yīng)用。FPGA概要現(xiàn)場可編程門陣列<FieldProgrammableGateArray,FPGA>是20世紀(jì)80年代出現(xiàn)的一種新型可編程邏輯器件。它由若干獨立的可編程邏輯模塊組成,用戶可以通過編程將這些模塊連接成所需的數(shù)字電路系統(tǒng)。FPGA通常是基于查找表<LUT>技術(shù),包含可編程邏輯功能塊、可編程I/O塊和可編程互連三類可編程資源?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元,通常排列成一個陣列,散布于整個芯片,可編程I/O塊完成芯片上邏輯與外部封裝腳的接口,常圍繞著陣列排列于芯片四周;可編程內(nèi)部互連包括各種長度的連接線段和一些可編程連接開關(guān),它們將各個可編程邏輯塊或I/O塊連接起來,構(gòu)成特定功能的電路。不同廠家生產(chǎn)的FPGA在可編程邏輯塊的規(guī)模,內(nèi)部互連線的結(jié)構(gòu)和采用的可編程元件上存在較大的差異。目前較常用的有Altera、Xilinx和Lattice公司的FPGA。一般來說,FPGA多用于1000門以上的設(shè)計,適合復(fù)雜的時序邏輯,如數(shù)字信號處理和各種算法。FPGA設(shè)計語言FPGA設(shè)計中,對于硬件電路的描述通常采用硬件描述語言<HDL>。硬件描述語言是一種用文本形式來描述和設(shè)計電路的語言,設(shè)計者可利用HDL語言來描述自己的設(shè)計,然后利用EDA工具進行綜合和仿真,最后生成某種目標(biāo)文件,再用、ASIC或FPGA具體實現(xiàn)。這種稱為高層設(shè)計<HighLevelDesign,HLD>的方法己被普遍應(yīng)用。據(jù)不完全統(tǒng)計,在美國硅谷目前約有80%的ASIC和FPGA都是采用HDL方法設(shè)計的。硬件描述語言的發(fā)展至今己有20余年的歷史,并成功地應(yīng)用于系統(tǒng)開發(fā)的各個階段:設(shè)計、綜合、仿真和驗證等。到20世紀(jì)80年代,已出現(xiàn)了數(shù)十種硬件描述語言,它們對電子設(shè)計技術(shù)起到了促進和推動作用。但是,這些語言一般面向特定的設(shè)計領(lǐng)域與層次,而且眾多的語言使用戶無所適從,因此急需一種面向多領(lǐng)域、多層次,并得到普遍認(rèn)可的標(biāo)準(zhǔn)HDL語言。上世紀(jì)末,硬件描述語言向著標(biāo)準(zhǔn)化、集成化方向發(fā)展。最終,VerilogHDL和VHDL適應(yīng)了這種趨勢的要求,均成為IEEE標(biāo)準(zhǔn).硬件描述語言<VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,VHDL>是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言,包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述,因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能。它主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口,非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。與其它的HDL相比,VHDL具有更強大的行為描述能力,從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言利用VHDL語言設(shè)計數(shù)字系統(tǒng)硬件電路,與傳統(tǒng)的設(shè)計方法相比,具有以下優(yōu)點:1.采用自頂向下<TOP-DOWN>的設(shè)計方法。自頂向下是指從系統(tǒng)總體要求出發(fā),在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。由于設(shè)計的主要仿真和調(diào)試過程在高層次上完成,這一方面有利于提高了設(shè)計的效率。2.降低了硬件電路的設(shè)計難度。在使用VHDL語言設(shè)計硬件電路時,可以免除編寫邏輯表達式或真值表的過程,使得設(shè)計難度大大下降,從而也縮短了設(shè)計周期。3.主要設(shè)計文件是用VHDL語言編寫的源程序。在傳統(tǒng)的硬件電路設(shè)計中,最后形成的主要文件是電路原理圖,而采用VHDL語言設(shè)計系統(tǒng)硬件電路時主要的設(shè)計文件是VHDL語言編寫的源程序。4.方便ASIC移植。VHDL語言的效率之一,就是如果你的設(shè)計是被綜合到一個FPGA或CPLD的話,則可以使你設(shè)計的產(chǎn)品以最快的速度上市。當(dāng)產(chǎn)品的產(chǎn)量達到相當(dāng)?shù)臄?shù)量時,采用VHDL進行的設(shè)計很容易轉(zhuǎn)換成專用集成電路來實現(xiàn)。所以本次設(shè)計采用利用VHDL語言的數(shù)字系統(tǒng)設(shè)計方法。FPGA開發(fā)環(huán)境EDA技術(shù)的成就在很大程度上體現(xiàn)在大量計算機輔助設(shè)計軟件出現(xiàn)及發(fā)展?，F(xiàn)在已有相當(dāng)多支持FPGA開發(fā)的設(shè)計軟件,這些軟件的易用性直接推動了FPGA器件的廣泛應(yīng)用。目前,各主要的可編程器件芯片廠商都推出了適合自己產(chǎn)品系列的集成開發(fā)工具軟件,比如Altera公司的Quartustwo軟件<用戶界面如圖1所示>,Xilinx公司的ISE軟件等。而有些開發(fā)軟件是由專業(yè)EDA軟件開發(fā)商提供的,稱為第三方設(shè)計軟件,如Synplify即1斤、Cadence、MentorGraphics等,第三方軟件一般都同時支持多家公司的多系列FPGA器件。圖4-1Altera公司FPGA開發(fā)軟件Quartustow<ver6.1>界面5IIR數(shù)字濾波器的設(shè)計與仿真結(jié)果分析5.1各模塊的設(shè)計與仿真結(jié)果分析本課題在實現(xiàn)方案三的基礎(chǔ)上,結(jié)合參考文獻[4-6]將IIR濾波器的硬件系統(tǒng)分為四個模塊：時序控制、延時、補碼乘加和累加模塊。以下就各個模塊的實現(xiàn)及仿真作簡要的分析。時序控制模塊的設(shè)計與仿真結(jié)果分析時序控制模塊主要用來產(chǎn)生對其它模塊的時序控制信號。模塊的符號如圖5-1<a>所示,輸入信號CLK是時鐘信號,RES是復(fù)位信號,CLK_REG及CLK_REGBT是輸出信號。<a>模塊圖<b>仿真圖圖5-1時序控制模塊時序控制模塊仿真如圖5-2<b>所示,其中counter為程序內(nèi)部計數(shù)信號,在clk的上升延到來時,counter以6個時鐘為周期開始進行計數(shù),clk_regbt每隔6個時鐘輸出一個低電平,clk_reg則每隔6個時鐘后輸出一個高電平。輸出的兩個時鐘信號正好控制延時模塊、補碼乘加模塊和累加模塊的模塊的運行。符合設(shè)計要求。時序控制模塊程序見附錄1。延時模塊的設(shè)計與仿真結(jié)果分析延時模塊的符號如圖5-2<a>所示,其主要作用是在clk時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘,以實現(xiàn)一次延時運算,即當(dāng)輸入為x<n>y<n>經(jīng)過一次延時后其輸出分別為x<n-1>和y<n-1>.其中yout是反饋輸入信號,x<n>是輸入信號。程序見附錄二?！瞐模塊圖<b>仿真圖圖5-2延時模塊延時模塊仿真圖如圖5-2<b>所示,由圖可以看出當(dāng)輸入的xn、yout都為時,在時鐘信號上升沿的作用下產(chǎn)生延時,經(jīng)第一個時鐘后x0、x1、x2、y0、y1的值分別為1,0,0,1,0。經(jīng)第二個時鐘后x0、x1、x2、y0、y1的值分別為2,1,0,2,1。經(jīng)第三個時鐘后x0、x1、x2、y0、y1的值分別為3,2,1,3,2。經(jīng)第四個時鐘后．．．．．．由此可見該模塊仿真值正確。延時模塊程序見附錄1。5.1.3補碼乘加模塊的設(shè)計與仿真結(jié)果分析補碼乘加模塊主要用來實現(xiàn)輸入序列、與系數(shù)、分別相乘后再相加的過程。即實現(xiàn)的算法。為了避免過多地使用乘法器,本設(shè)計中乘加單元〔MAC的乘法器采用陣列乘法器,以提高運算速度。由于QuartusⅡ的LPM庫中乘法運算為無符號數(shù)的陣列乘法,所以使用時需要先將兩個補碼乘數(shù)轉(zhuǎn)換為無符號數(shù)相乘后,再將乘積轉(zhuǎn)換為補碼乘積輸出。每個二階節(jié)完成一次運算共需要6個時鐘周期,而且需采用各自獨立的MAC實現(xiàn)兩級流水線結(jié)構(gòu),即每個數(shù)據(jù)經(jīng)過兩個二階節(jié)輸出只需要6個時鐘周期。模塊的符號如圖5-3〔a所示。<a>模塊圖<b>仿真圖圖5-3補碼乘加模塊補碼乘加模塊仿真圖如圖5-3所示,clk_regbt及clk_reg為輸入時鐘,由時序控制模塊提供。、為系數(shù),x0、x1、x2、y0、y1為輸入信號,yout為輸出信號,圖5-3<b>中75為x0、x1、x2、y0、y1的值15和系數(shù)、相乘后再相加的結(jié)果,完成了補碼乘加的功能。補碼乘加模塊程序見附錄1。累加模塊的設(shè)計與仿真結(jié)果分析補碼乘加模塊所輸出的信號送入累加器后,與寄存于累加器中的上一步計算的中間結(jié)果相加,最后將此步的計算結(jié)果經(jīng)由輸出引腳輸出,所得信號即為最終結(jié)果。即該模塊主要實現(xiàn)youtput=yout+youtput<n-1>的算法,模塊的符號如圖5-4<a>所示。<a>模塊圖<b>仿真圖圖5-4累加模塊累加模塊仿真圖如圖5-4<b>,其中res為復(fù)位信號,clk為時鐘信號,yout為輸入信號,由補碼乘加模塊的輸出信號yout提供,由圖中可以看出當(dāng)輸入信號為yout={0、1、2、3、4、5},輸出為youtput={0、1、3、6、10、15},實現(xiàn)了累加的功能。符合設(shè)計要求。累加模塊程序見附錄1。頂層模塊設(shè)計頂層模塊設(shè)計采用了原理圖輸入方法,原理圖輸入方式非常直觀,便于信號觀察和電路的調(diào)節(jié)。圖5-5頂層模塊圖本課題設(shè)計的頂層文件名為iir.gdf,設(shè)計生成的邏輯符號如圖5-5所示。頂層模塊設(shè)計程序見附錄1。5.2IIR數(shù)字濾波器的仿真與結(jié)果分析IIR數(shù)字濾波器的系統(tǒng)設(shè)計IIR數(shù)字濾波器頂層原理圖如圖5-6所示。為了便于理解整個系統(tǒng)的設(shè)計,現(xiàn)將系統(tǒng)的運行過程進行說明：圖5-6IIR數(shù)字濾波器頂層原理圖系統(tǒng)先開始處于初始狀態(tài),當(dāng)清零信號為"1"時,對整個系統(tǒng)進行清零。在清零信號為"0"的前提,時序控制模塊在時鐘clk上升沿的作用下產(chǎn)生兩個信號CLK_REG及CLK_REGBT,其中CLK_REG信號用來作為延時模塊、補碼乘加模塊和累加模塊的輸入時鐘,CLK_REGBT每隔6個時鐘產(chǎn)生一個高電平作為這三個模塊的復(fù)位信號。延時模塊在接收到CLK_REG高電平信號時清零輸出端,接收到低電平時,在CLK_REGBT上升沿的作用下對輸入信號進行延時,以實現(xiàn)一次延時運算,而后將延時信號輸出,送給補碼乘加模塊。補碼乘加模塊在接收延時信號的同時也接收讀者輸入的系數(shù)信號,在CLK_REGBT上升沿的作用下實現(xiàn)系數(shù)和延時信號的補碼乘加運算,而此步驟需要6個時鐘來完成,正好與時序控制模塊的輸出信號CLK_REGBT相一致。補碼乘加模塊的輸出一部分送入延時模塊以實現(xiàn)信號的反饋,另一部分則送入到累加模塊,在累加模塊中進行結(jié)果累加后輸出,得到最終結(jié)果。IIR數(shù)字濾波器的