可編程邏輯器件LD培訓教材

7.3

可編程邏輯器件PLD7.3.1PLD概述7.3.2PLD電路表示法7.3.3可編程陣列邏輯(PAL)7.3.4通用陣列邏輯器件(GAL)7.3.5CPLD/FPGA7.3.1

可編程邏輯器件概述中小規(guī)模標準IC74/74HC/C4000軟件配置大規(guī)模ICCPU/DSP/ARM/MCS專用集成電路ASIC全定制/半定制可編程邏輯器件PLD一、數(shù)字集成電路分類:二、PLD的特點功能密度高設(shè)計方法靈活（自頂向下、HDL、IP核）先期投資少、風險小產(chǎn)品開發(fā)周期短在系統(tǒng)可編程特性可靠性高、保密性強三、PLD分類低密度PLD可編程陣列邏輯PAL通用陣列邏輯GAL高密度PLD復雜可編程邏輯器件CPLD現(xiàn)場可編程門陣列FPGA四、PLD器件設(shè)計流程設(shè)計準備（系統(tǒng)規(guī)范，模塊設(shè)計）設(shè)計輸入原理圖輸入方式文本輸入方式(VHDL、VerilogHDL)功能仿真（前仿真）綜合適配（布局布線）時序仿真（后仿真）下載（編程）硬件測試五、世界主要PLD公司簡介公司名稱PLD開發(fā)系統(tǒng)主要產(chǎn)品Xilinx公司Altera公司Foundation,ISEMax+plus,QuartusFPGA/CPLDCPLD/FPGA主要廠商FPGA/CPLD產(chǎn)品市場份額兩大FPGA/CPLD廠商的代表產(chǎn)品六、面向PLD的EDA技術(shù)發(fā)展趨勢PLD芯片高、中、低檔產(chǎn)品齊全嵌入式系統(tǒng)（RAM/PLL/SOPC）完善的硬件測試技術(shù)內(nèi)部邏輯測試（嵌入式邏輯分析儀）JTAG邊界掃描測試高性能的EDA開發(fā)工具IP核的廣泛應用系統(tǒng)級設(shè)計語言SystemC,SystemVerilog七、、PLD應用用領(lǐng)領(lǐng)域域高速速數(shù)數(shù)字字信信號號處處理理無線線通通信信領(lǐng)領(lǐng)域域,如軟軟件件無無線線電電視頻頻圖圖像像處處理理領(lǐng)領(lǐng)域域,如高高清清數(shù)數(shù)字字電電視視(HDTV)軍事事和和航航空空航航天天領(lǐng)領(lǐng)域域,如雷雷達達聲聲納納接口口邏邏輯輯控控制制器器PCI、PS/2、USB等接接口口控控制制器器SDRAM、DDRSRAM接口口控控制制器器電平平轉(zhuǎn)轉(zhuǎn)換換LVDS、TTL、COMS等八、、EDA設(shè)計計相相關(guān)關(guān)網(wǎng)網(wǎng)站站九、、常常用用FPGA/CPLD開發(fā)發(fā)工工具具集成成開開發(fā)發(fā)工工具具Altera:Maxplus,QuartusXilinx:Foundation,ISEHDL綜合合器器Synopsys公司司的的FPGACompilerIISynplicity公司司的的SynplifyProHDL仿真真器器Mentor公司司ModelSimAldec公司司的的Active-HDLCandece公司司的的Verilog-XL十、基于于FPGA的嵌入式式系統(tǒng)Altera公司NIOSII/ARM9Xilinx公司MicroBlaze/PowerPC一個典型型的復雜雜應用系系統(tǒng)采用了嵌嵌入式解解決方案案的系統(tǒng)統(tǒng)一、基本門電電路的PLD表表示法1.輸入入緩沖器器：2.與與門3或門門7.3.2PLD的的電路表表示法二、PLD的的基本結(jié)構(gòu)構(gòu)7.3.3可編程陣陣列邏輯輯(PAL)或陣列（（固定））與陣列（（可編程程）一、特點點不能重復復編程輸出結(jié)構(gòu)構(gòu)固定二、結(jié)構(gòu)構(gòu)圖三、用PAL實現(xiàn)邏輯輯函數(shù)PAL器件組合合輸出結(jié)結(jié)構(gòu)PAL器件寄存器輸出結(jié)構(gòu)構(gòu)7.3.4通用陣列列邏輯器器件(GAL)或陣列（（固定））與陣列（（可編程程）一、特點點可重復編編程輸出可重重新組態(tài)態(tài)二、結(jié)構(gòu)構(gòu)圖輸出邏輯輯宏單元元(OLMC)結(jié)構(gòu)通用陣列列邏輯器器件GAL組態(tài)模式式專用組合合輸出及及專用輸輸入模式式三態(tài)控制制組合輸輸出模式式寄存器輸輸出模式式集成密度度高宏單元組組態(tài)靈活活多觸發(fā)器器結(jié)構(gòu)異步時鐘鐘和時鐘鐘選擇異步清零零與異步步予置I/O端口的復復用功能能乘積項共共享陣列列高速度、、低功耗耗高保密性性7.3.5CPLD/FPGAFPGA/CPLD結(jié)構(gòu)二維的邏邏輯塊陣陣列（邏邏輯單元元）可編程的的輸入/輸出單元元可編程的的互連資資源MAX7000結(jié)構(gòu)框圖圖MAXⅡ結(jié)構(gòu)框圖圖宏單元FLEX10K邏輯結(jié)構(gòu)構(gòu)FLEX10K邏輯單元元LEFLEX10KI/OEFLEX10K嵌入式陣陣列塊EABCycloneⅡ結(jié)構(gòu)圖CycloneⅡ邏輯單元元LECycloneⅡLABCycloneⅡIOECycloneⅡCLOCKFPGA與CPLD的比較CPLD:邏輯宏單單元規(guī)模模大PintoPin延遲時間間可預測測非易失性性（Flash、E2CMOS）保密性性好互聯(lián)資源源有限（（集中））功能密度度低FPGA:邏輯功能能塊規(guī)模模小，資資源可充充分利用用PintoPin延遲時間間不預測測易失性（（SRAM）保密性性差互聯(lián)資源源豐富（（分布式式、全局局，長線線，短線線）功能密度度高FPGA/CPLD芯片選型型參考CPLDorFPGAAlteraorXilinxAlteraCyclone系列CycloneII系列Stratix系列StratixII系列MAXII系列XilinxSpartan3系列Virtex系列FPGA/CPLD的配置與與下載方式典典型型應用主動串行行(AS)串行配置置芯片EPCSJTAGCPLD、FPGA被動串行行(PS)CPU、FPGA下載電纜纜：ByteBlasterⅡ（MV）并口下下載電纜纜MasterBlasterUSB下載電纜纜AS配置圖AS配置接口口JTAG編程JTAG配置接口口JTAG配置串行行器件被動串行行配置方方式