微機原理與接口技術(shù) 2時序課件

數(shù)據(jù)總線：各部件間數(shù)據(jù)傳送的公共通道提問：什么是總線？總線的類型與功能？工作方式：它們協(xié)調(diào)完成數(shù)據(jù)傳送：CPU首先通過地址總線和M/IO尋址存儲器單元或I/O端口，然后通過RD或WR控制線確定數(shù)據(jù)傳送方向，最后被選通的寄存器與CPU數(shù)據(jù)總線實現(xiàn)數(shù)據(jù)傳送地址總線：用于CPU尋址存儲器單元和I/O2.48086CPU的總線時序控制總線：用于控制單元控制數(shù)據(jù)總線上的傳送過程是指信號高低電平(有效或無效)變化及相互間的時間順序關(guān)系。時序（Timing）：CPU時序決定系統(tǒng)各部件間的協(xié)調(diào)與同步?？偩€時序描述CPU引腳如何實現(xiàn)總線操作。2.48086CPU的總線時序總線操作是指CPU通過總線對外的各種操作。描述總線操作的微處理器時序有三級：指令周期總線周期時鐘周期2.4.18086CPU的總線周期時鐘周期：CPU的基本時間單位。又稱為T狀態(tài)。總線周期：CPU訪問一次存儲器單元或I/O端口完成一

個字節(jié)交換所需要的時間。基本總線周期：由4個時鐘周期組成，即稱4個T狀態(tài)，即T1，T2，T3，T4。通常CPU進行一次讀寫操作只需4個T。例如：8086CPU的主頻是5MHZ，一個時鐘周期就是200ns；80186的主頻是10MHZ，一個時鐘周期就是100ns；擴展總線周期：

(1)等待周期TW存儲器與I/O接口的速度跟不上CPU的讀寫速度，就應(yīng)加等待周期，在總線周期的T3和T4之間插入。

(2)空閑周期Ti系統(tǒng)總線處于空閑狀態(tài)時，即執(zhí)行空閑周期Ti。在兩個總線周期之間插入。指令周期：是指一條指令經(jīng)取指、譯碼、讀寫操作數(shù)到執(zhí)行完成的全過程。若干總線周期組成一個指令周期。2.4.18086CPU的總線周期基本總線周期由4個T狀態(tài)組成：T1、T2、T3、T4等待時鐘周期Tw，在總線周期的T3和T4之間插入空閑時鐘周期Ti，在兩個總線周期之間插入

T1T2T3T4TiTi

T1T2T3TwTwTwT4TiTi

總線周期總線周期若干個1~2個指令周期

T1T2T3TwTwTwT4CLKREADY前沿檢測等待周期2.4.18086CPU的總線周期課堂思考1：何時有總線周期？（1）取指周期：任何指令的取指階段都需要存儲器讀總線周期，讀取的內(nèi)容是指令代碼；（2）存儲器讀周期、存儲器寫周期：指令執(zhí)行過程中，任何一條以存儲單元為源操作數(shù)的指令都將引起存儲器讀總線周期，任何一條以存儲單元為目的操作數(shù)的指令都將引起存儲器寫總線周期；（3）I/O端口讀周期、I/O端口寫周期：只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期；課堂思考2：為什么需要擴展總線周期？CPU總線周期采用同步時序各部件都以系統(tǒng)時鐘信號為基準；當相互不能配合時，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲器）。

CPU與外設(shè)接口常采用異步時序它們通過應(yīng)答聯(lián)絡(luò)信號實現(xiàn)同步操作?？偩€操作中實現(xiàn)時序同步是關(guān)鍵!

標志寄存器:清零指令指針(IP):0000HCS:FFFFHDS、ES、SS:0000H

指令隊列:空其它寄存器:0000H

復位脈沖的有效電平(高)必須超過4個時鐘周期(開啟電源引起的復位時間大于50μs)2.3.38086CPU的總線操作時序一、系統(tǒng)復位與啟動時序2.3.38086CPU的總線操作時序二、存儲器的讀周期時序（最小模式）例：MOVAL,[1000H];M/IO=1T1狀態(tài)：A19~A0上是地址信息，出現(xiàn)ALE信號后，將地址鎖存到地址鎖存器（8282）。T2狀態(tài)：地址信息消失，A19~A16從地址信息變?yōu)闋顟B(tài)信息S6-S3。數(shù)據(jù)允許信號DEN在T2狀態(tài)有效。T3狀態(tài)：AD0~AD15上出現(xiàn)數(shù)據(jù)。此時RD信號有效即為0。TW狀態(tài)：若存儲器的工作速度較慢，不能滿足基本時序要求，使用一個產(chǎn)生READY的電路，以使在T3狀態(tài)之后，插入一個等待周期TW。T4狀態(tài)：CPU采樣數(shù)據(jù)，結(jié)束一個總線周期。2.3.38086CPU的總線操作時序二、存儲器的讀周期時序（最小模式）例：MOV[1000H],AL;M/IO=1T1狀態(tài)：A19~A0上是地址信息，出現(xiàn)ALE信號后，將地址鎖存到地址鎖存器（8282）。T2狀態(tài)：地址信息消失，A19~A16從地址信息變?yōu)闋顟B(tài)信息

S6~S3。T3狀態(tài)：AD0~AD15上出現(xiàn)數(shù)據(jù)。WR信號有效（WR=0）。TW狀態(tài)：若存儲器或外設(shè)的工作速度較慢，不能滿足基本時序要求，使用一個產(chǎn)生READY信號的電路，以使在T3狀態(tài)之后，插入一個等待周期TW。T4狀態(tài)：CPU認為數(shù)據(jù)已寫入存儲器，結(jié)束一個總線周期。2.3.38086CPU的總線操作時序三、存儲器的寫周期時序（最小模式）I/O接口讀寫周期時序與存儲器讀寫周期時序類似。僅M/IO不同例1：INAL,40HM/IO=0,RD=0,ALE=1

例2：OUT43H,ALM/IO=0,WR=0,ALE=12.3.38086CPU的總線操作時序四、I/O接口的讀寫周期時序（最小模式）

外部中斷通過INTR或NMI向CPU申請中斷。執(zhí)行中斷響應(yīng)周期。2.3.38086CPU的總線操作時序五、中斷響應(yīng)周期時序第一個中