集成電子技術(shù)基礎(chǔ)教程：第3篇 第四章 集成組合邏輯電路

第四章集成組合邏輯電路3.4.1中規(guī)模編碼器和譯碼器及其應(yīng)用3.4.2中規(guī)模集成二進(jìn)制加法器74HC2833.4.3中規(guī)模集成數(shù)據(jù)選擇器和數(shù)據(jù)分配器3.4.4任意位數(shù)值比較器的實(shí)現(xiàn)

3.4.5奇偶校驗(yàn)系

3.4.6應(yīng)用PLD器件設(shè)計(jì)組合邏輯電路

3.4.1中規(guī)模編碼器和譯碼器及其應(yīng)用中規(guī)模集成組合邏輯電路功能比較完善，除基本功能外，還具有控制、功能擴(kuò)展等，能方便地實(shí)現(xiàn)多片集成芯片的電路連接,應(yīng)用廣泛。1、CMOS中規(guī)模集成優(yōu)先編碼器CD4532

(a)簡(jiǎn)化邏輯符號(hào)(b)引腳排列圖8線—3線優(yōu)先編碼器CD4532功能表EO只有在EI=1，而且無編碼對(duì)象輸入時(shí)，輸出為1，它可以與相同芯片的EI相連，實(shí)現(xiàn)多片優(yōu)先編碼器的連接（芯片擴(kuò)展）GS端當(dāng)EI=1，且有編碼輸入時(shí)才為1，表示編碼器處于工作狀態(tài)，用于區(qū)分當(dāng)編碼器無輸入和只有I0輸入的情況。

兩片CD4532組成16線/4線優(yōu)先編碼器

芯片的擴(kuò)展使用2、中規(guī)模集成3線—8線譯碼器74HC138

輸入

輸出0××××11111111×1×××11111111100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111103/8譯碼器真值表(1)用3/8譯碼器采用分時(shí)制工作方式實(shí)現(xiàn)的4/16線譯碼(2)譯碼器應(yīng)用舉例

二進(jìn)制譯碼器的每一個(gè)輸出就是一個(gè)最小項(xiàng)，而任何一個(gè)輸出函數(shù)都可以表示為最小項(xiàng)之和表達(dá)式，所以，譯碼器配上適當(dāng)?shù)倪壿嬮T電路就可實(shí)現(xiàn)各種組合電路。

例：用3線-8線譯碼器74LS138及最少量的與非門實(shí)現(xiàn)下列邏輯函數(shù)。例：試用3/8譯碼器設(shè)計(jì)一個(gè)能判別四位二進(jìn)制碼中1的位數(shù)是奇數(shù)還是偶數(shù)的奇偶識(shí)別電路可用與非和與或非兩種門電路。解：令四位二進(jìn)制碼為A3A2A1A0，輸出YOD表示1的位數(shù)為奇數(shù)，YE為偶數(shù)。則卡諾圖為：1010110100101010A3A2A1A00000010111101110圖中1方格表示奇數(shù)，0格為偶數(shù)。所以結(jié)合1格得到Y(jié)OD函數(shù)，結(jié)合0格得YE函數(shù)。同理將有其電路為右圖所示：與或非門可以作為二選一開關(guān)。3.4.2中規(guī)模集成二進(jìn)制加法器74HC2831、實(shí)現(xiàn)多位二進(jìn)制數(shù)相加

2、用74HC283實(shí)現(xiàn)減法運(yùn)算

3、實(shí)現(xiàn)代碼轉(zhuǎn)換

用74HC283加法器將BCD代碼的8421碼轉(zhuǎn)換成余三碼以8421碼為輸入、余三碼為輸出列出真值表00111001110100010101111010010110000110101110001001101100101001000010100011000000輸出輸入由表可知：輸出即為輸入加3（即0011）74HC283轉(zhuǎn)換電路所以有：3.4.3中規(guī)模集成數(shù)據(jù)選擇器從數(shù)據(jù)的傳輸方式講，它是一個(gè)并行/串行的傳輸轉(zhuǎn)換電路。

從電路的輸出函數(shù)可知，它是一個(gè)與—或表達(dá)式，而電路的結(jié)構(gòu)又是一個(gè)與或邏輯結(jié)構(gòu)，因此，用該電路同樣可以用來產(chǎn)生各種各樣的組合邏輯電路。

74HC151數(shù)據(jù)選擇器功能表74HC151是一片CMOS集成的8選1數(shù)據(jù)選擇器

若輸入的并行數(shù)據(jù)位增加時(shí)，應(yīng)采用擴(kuò)展的方法。

以下是用8/1和4/1擴(kuò)展

為32選1數(shù)據(jù)選擇器例：試用一片74LS151型8選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)數(shù)據(jù)選擇器輸出：解：選函數(shù)變量A，B，C從選擇器地址A2，A1，A0輸入，根據(jù)多路選擇器的原理，數(shù)據(jù)輸入端必定是常量0或1。為找出地址最小項(xiàng)對(duì)應(yīng)數(shù)據(jù)輸入端的關(guān)系，畫出卡諾圖，圖中直接求出了各數(shù)據(jù)端的值。據(jù)此畫出電路圖：以上例子為采用具有n個(gè)地址端的數(shù)據(jù)選擇器實(shí)現(xiàn)n變量的函數(shù)。

思考：當(dāng)函數(shù)輸入變量數(shù)小于或大于數(shù)據(jù)選擇器的地址端（A）時(shí)，如何處理？這類問題具體操作方法：（1）在要實(shí)現(xiàn)的邏輯函數(shù)中選擇適當(dāng)?shù)淖兞繌倪x擇器的地址輸入。多余的變量從數(shù)據(jù)端加入。（當(dāng)變量選得不同時(shí)，結(jié)果會(huì)不同）（2）畫出給定函數(shù)的卡諾圖，求出地址變量最小項(xiàng)所對(duì)應(yīng)的數(shù)據(jù)輸入端的邏輯關(guān)系。（3）畫出對(duì)應(yīng)的邏輯圖。例：用8選1數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或函數(shù)發(fā)生器函數(shù)輸入變量小于數(shù)據(jù)選擇器的地址端（A）。將不用的地址端和不用的數(shù)據(jù)輸入端（D）都接地。另解：若把A2接高電平，則D5和D6接“1”。例：用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)：當(dāng)函數(shù)輸入變量大于數(shù)據(jù)選擇地址端（A）時(shí)，可能隨著選用函數(shù)輸入變量作地址的方案不同，設(shè)計(jì)結(jié)果不同。用于產(chǎn)生序列脈沖

如果把多路數(shù)據(jù)選擇器的數(shù)據(jù)輸入端接預(yù)先設(shè)計(jì)好的序列數(shù)據(jù)，而在地址控制端依次加上地址，則在選擇器的輸出端將可以輸出序列脈沖。如圖是產(chǎn)生01011001序列脈沖的電路。3.4.4任意位數(shù)值比較器的實(shí)現(xiàn)74HC85型中規(guī)模集成四位數(shù)值比較器的引腳排列圖

用二片74HC85畫出的一個(gè)8位數(shù)值比較器的電路連接

圖3.4.18并聯(lián)連接有誤！不能簡(jiǎn)單這么進(jìn)行比較！3.4.5奇偶校驗(yàn)系統(tǒng)

圖是檢測(cè)數(shù)字信號(hào)傳輸過程中有否發(fā)生錯(cuò)誤的奇偶校驗(yàn)系統(tǒng)。8位數(shù)據(jù)從發(fā)送端遠(yuǎn)距離傳送到接收端，74HC1180I工作在奇校驗(yàn)?zāi)Ｊ?，輸出YOD為奇偶校驗(yàn)位，所以它是一片奇偶校驗(yàn)位發(fā)生器。74HC1180II用作奇偶校驗(yàn)位檢測(cè)，它的輸出YOD控制接收器的選通信號(hào)，當(dāng)8位數(shù)據(jù)傳輸正確時(shí)，將片II打開，讓8位數(shù)據(jù)通過接收器。否則片II輸出讓接收器關(guān)閉，8位數(shù)據(jù)不能通過接收器。由于SOD接高電平“1”，74HC1180Ⅰ工作在奇校驗(yàn)?zāi)Ｊ?，?dāng)8位數(shù)據(jù)信息B7～B0中有“1”的位數(shù)是奇數(shù)時(shí)，該片的奇校驗(yàn)輸出端為低電平，即YOD=“0”；從而片II工作在偶校驗(yàn)?zāi)Ｊ健Ｈ绻ㄟ^遠(yuǎn)距離傳輸?shù)?位數(shù)據(jù)信息在傳輸過程中沒有發(fā)生錯(cuò)誤，“1”的位數(shù)仍是奇數(shù)，則片Ⅱ的奇校驗(yàn)輸出YOD為高電平，即YOD=“1”，將接收器打開，8位數(shù)據(jù)信息無差錯(cuò)地傳送到接收端。如果8位數(shù)據(jù)通過遠(yuǎn)距離傳輸后發(fā)生了錯(cuò)誤，數(shù)據(jù)傳輸?shù)狡琁I時(shí)，“1”的位數(shù)變?yōu)榕紨?shù)，則74HC1180II片的YOD為低電平，即YOD=“0”，從而把接收器關(guān)閉，8位數(shù)據(jù)信息送不到接收端。

若74HC1180I仍工作在奇校驗(yàn)?zāi)Ｊ?，?dāng)8位數(shù)據(jù)信息B7～B0中“1”的位數(shù)是偶數(shù)時(shí)，片I奇校驗(yàn)輸出端為高電平，即YOD=“1”；從而II片也工作在奇校驗(yàn)?zāi)Ｊ?。如果通過遠(yuǎn)距離傳輸后的8位數(shù)據(jù)信息在傳輸過程中沒有發(fā)生錯(cuò)誤，“1”的位數(shù)仍然是偶數(shù)，則片Ⅱ的奇校驗(yàn)輸出YOD仍為高電平，即YOD=“1”，同樣將接收器打開，8位數(shù)據(jù)信息無差錯(cuò)地傳送到接收端。如果8位數(shù)據(jù)通過遠(yuǎn)距離傳輸后發(fā)生了錯(cuò)誤，數(shù)據(jù)傳輸?shù)狡琁I時(shí)，“1”的位數(shù)變成為奇數(shù)，則片II的YOD為低電平，即YOD=“0”，從而把接收器關(guān)閉，8位數(shù)據(jù)信息送不到接收端。3.4.6應(yīng)用PLD器件設(shè)計(jì)組合邏輯電路可編程邏輯器件分低密度和高密度兩大類型.低密度PLD器件的等效門數(shù)約在1000門以下，主要有可編程只讀存儲(chǔ)器（PROM）、可編程邏輯陣列（PLA）、可編程陣列邏輯（PAL）、通用陣列邏輯（GAL）等；高密度PLD器件的等效門數(shù)可達(dá)幾千至幾十萬門以上，主要有復(fù)雜可編程邏輯器件CPLD和現(xiàn)場(chǎng)可編程門陣列FPGA。圖示電路是低密度PLD的結(jié)構(gòu)圖：輸入電路由輸入緩沖器構(gòu)成，與陣和列陣是低密度PLD的核心電路，輸出電路主要由三態(tài)輸出門和異或門組成。由“與”陣和“或”陣的可編程還是不可編程，低密度PLD有下面的種類：

①只讀存儲(chǔ)器---PROM(ProgrammableReadOnly

Memory)②現(xiàn)場(chǎng)可編程邏輯陣列---FPLA(FieldProgrammableLogicArrays)③可編程陣列邏輯---PAL(ProgrammableArraysLogic)④通用陣列邏輯---GAL(GenericArrayLogic)可編程邏輯器件的應(yīng)用可編程邏輯器件（PLD）的應(yīng)用需要開發(fā)軟件的支持，這是與普通數(shù)字集成電路完全不一樣的地方。開發(fā)軟件的種類非常多，往往某個(gè)公司生產(chǎn)的PLD器件，該公司都有相應(yīng)的開發(fā)軟件。低密度PLD器件的開發(fā)軟件主要有：PALSIM、FM、CUPL、PLDesigners、ABEL等。在電子技術(shù)實(shí)驗(yàn)課中將簡(jiǎn)單介紹ABEL語言，并用ABEL語言進(jìn)行數(shù)字電路的設(shè)計(jì)和仿真。開發(fā)低密度PLD器件的過程：①在PLD開發(fā)環(huán)境下進(jìn)行邏輯功能描述，（用硬件描述語言或原理圖等方法）；②在LPD開發(fā)環(huán)境下編譯、仿真邏輯功能描述，檢驗(yàn)邏輯功能的正確性；③在PLD開發(fā)環(huán)境下適配邏輯功能的描述，并將邏輯描述映射到具體的PLD器件中，得到編程所需的JEDEC文件；④連接PC機(jī)與編程器，把JEDEC文