實(shí)用電路設(shè)計(jì)

第9章

Verilog設(shè)計(jì)進(jìn)階9.1加法器設(shè)計(jì)◆

級(jí)連加法器◆數(shù)據(jù)流描述的加法器

◆超前進(jìn)位加法器◆流水線加法器（1）級(jí)連加法器moduleadd_jl(sum,cout,a,b,cin);input[7:0]a,b;inputcin;output[7:0]sum;outputcout;full_add1f0(a[0],b[0],cin,sum[0],cin1);full_add1f1(a[1],b[1],cin1,sum[1],cin2);full_add1f2(a[2],b[2],cin2,sum[2],cin3);full_add1f3(a[3],b[3],cin3,sum[3],cin4);full_add1f4(a[4],b[4],cin4,sum[4],cin5);full_add1f5(a[5],b[5],cin5,sum[5],cin6);full_add1f6(a[6],b[6],cin6,sum[6],cin7);full_add1f7(a[7],b[7],cin7,sum[7],cout);endmodule8位級(jí)連加法器代碼（2）數(shù)據(jù)流描述的加法器moduleadd_bx(cout,sum,a,b,cin);parameterWIDTH=8;inputcin;outputcout;input[WIDTH-1:0]a,b;output[WIDTH-1:0]sum;assign{cout,sum}=a+b+cin;endmodule全部由邏輯門實(shí)現(xiàn)（3）

8位超前進(jìn)位加法器moduleadd_ahead(sum,cout,a,b,cin);input[7:0]a,b;inputcin;output[7:0]sum;outputcout;wire[7:0]G,P;wire[7:0]C,sum;assignG[0]=a[0]&b[0];assignP[0]=a[0]|b[0];assignC[0]=cin;assignsum[0]=G[0]^P[0]^C[0];assignG[1]=a[1]&b[1];assignP[1]=a[1]|b[1];assignC[1]=G[0]|(P[0]&cin);assignsum[1]=G[1]^P[1]^C[1];assignG[2]=a[2]&b[2];assignP[2]=a[2]|b[2];assignC[2]=G[1]|(P[1]&C[1]);assignsum[2]=G[2]^P[2]^C[2];assignG[3]=a[3]&b[3]; assignP[3]=a[3]|b[3];assignC[3]=G[2]|(P[2]&C[2]);assignsum[3]=G[3]^P[3]^C[3];assignG[4]=a[4]&b[4]; assignP[4]=a[4]|b[4];assignC[4]=G[3]|(P[3]&C[3]);assignsum[4]=G[2]^P[2]^C[2];assignG[5]=a[5]&b[5];assignP[5]=a[5]|b[5];assignC[5]=G[4]|(P[4]&C[4]);assignsum[5]=G[5]^P[5]^C[5];assignG[6]=a[6]&b[6]; assignP[6]=a[6]|b[6];assignC[6]=G[5]|(P[5]&C[5]);assignsum[6]=G[6]^P[6]^C[6];assignG[7]=a[7]&b[7];assignP[7]=a[7]|b[7];assignC[7]=G[6]|(P[6]&C[6]);assignsum[7]=G[7]^P[7]^C[7];assigncout=G[7]|(P[7]&C[7]);endmodule（4）流水線加法器

moduleadder8(cout,sum,a,b,cin,enable);input[7:0]a,b;inputcin,enable;output[7:0]sum;reg[7:0]sum;outputcout;reg

cout;reg[3:0]tempa,tempb,firsts;reg

firstc;always@(posedgeenable)begin{firstc,firsts}=a[3:0]+b[3:0]+cin;tempa=a[7:4];tempb=b[7:4];endalways@(posedgeenable)begin{cout,sum[7:4]}=tempa+tempb+firstc;sum[3:0]=firsts;endendmodule9.2乘法器◆并行乘法器◆移位相加乘法器◆查找表乘法器◆加法樹乘法器modulemult(outcome,a,b);parametersize=8;input[size:1]a,b;output[2*size:1]outcome;assignoutcome=a*b;endmodule（1）并行乘法器利用Verilog語(yǔ)言的乘法操作符，可很容易地實(shí)現(xiàn)并行乘法器，并可由EDA綜合軟件自動(dòng)轉(zhuǎn)化為電路網(wǎng)表結(jié)構(gòu)8×8并行乘法器的門級(jí)綜合原理圖（2）移位相加乘法器移位相加乘法器將乘法變?yōu)榧臃▽?shí)現(xiàn)，其設(shè)計(jì)思路是：乘法通過逐次移位相加實(shí)現(xiàn)，每次判斷乘數(shù)的最低位，若為1則將被乘數(shù)移位相加。4×4移位相加乘法操作示意圖8位移位相加乘法器頂層設(shè)計(jì)

8位移位相加乘法器時(shí)序仿真波形（3）加法樹乘法器

【例9.7】8位加法樹乘法器moduleadd_tree(out,a,b,clk);input[7:0]a,b;inputclk;outputwire[15:0]out;wire[14:0]out1,c1; wire[12:0]out2;wire[10:0]out3,c2;wire[8:0]out4;reg[14:0]temp0;reg[13:0]temp1;reg[12:0]temp2;reg[11:0]temp3;reg[10:0]temp4;reg[9:0]temp5;reg[8:0]temp6; reg[7:0]temp7;function[7:0]mult8x1; //該函數(shù)實(shí)現(xiàn)8×1乘法input[7:0]operand;inputsel;beginmult8x1=(sel)?(operand):8'b00000000;endendfunctionalways@(posedge

clk) //調(diào)用函數(shù)實(shí)現(xiàn)操作數(shù)b各位與操作數(shù)a的相乘begintemp7<=mult8x1(a,b[0]);temp6<=((mult8x1(a,b[1]))<<1);temp5<=((mult8x1(a,b[2]))<<2);temp4<=((mult8x1(a,b[3]))<<3);temp3<=((mult8x1(a,b[4]))<<4);temp2<=((mult8x1(a,b[5]))<<5);temp1<=((mult8x1(a,b[6]))<<6);temp0<=((mult8x1(a,b[7]))<<7);endassignout1=temp0+temp1; //加法樹運(yùn)算assignout2=temp2+temp3;assignout3=temp4+temp5;assignout4=temp6+temp7;assignc1=out1+out2;assignc2=out3+out4;assignout=c1+c2;endmodule（4）查找表乘法器查找表乘法器將乘積直接存放在存儲(chǔ)器中，將操作數(shù)（乘數(shù)和被乘數(shù)）作為地址訪問存儲(chǔ)器，得到的輸出數(shù)據(jù)就是乘法運(yùn)算的結(jié)果。查找表方式的乘法器速度只局限于所使用存儲(chǔ)器的存取速度。但由于查找表規(guī)模隨操作數(shù)位數(shù)增加而迅速增大，因此如用于實(shí)現(xiàn)位數(shù)寬的乘法操作，需要FPGA器件具有較大的片內(nèi)存儲(chǔ)器模塊。比如，要實(shí)現(xiàn)8×8乘法，要求存儲(chǔ)器的地址位寬為16位，字長(zhǎng)為16位，即存儲(chǔ)器大小為1M比特。乘累加器的結(jié)構(gòu)框圖9.3乘累加器（MAC）乘累加器（MAC）moduleMAC(out,opa,opb,clk,clr);output[15:0]out;input[7:0]opa,opb;inputclk,clr;wire[15:0]sum;reg[15:0]out;function[15:0]mult;//函數(shù)定義，mult函數(shù)完成乘法操作input[7:0]opa,opb;reg[15:0]result;integeri;beginresult=opa[0]?opb:0;for(i=1;i<=7;i=i+1)beginif(opa[i]==1)result=result+(opb<<(i-1));endmult=result;endendfunction

assignsum=mult(opa,opb)+out;always@(posedge

clkorposedge

clr)beginif(clr)out<=0;elseout<=sum;endendmodule在實(shí)際中我們經(jīng)常會(huì)遇到這樣的問題，需要進(jìn)行奇數(shù)次分頻，同時(shí)又要得到占空比是50%的方波波形?？刹捎萌缦路椒ǎ河脙蓚€(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，一個(gè)由輸入時(shí)鐘下降沿觸發(fā)，最后將兩個(gè)計(jì)數(shù)器的輸出相或，即可得到占空比為50%的方波波形。

9.4奇數(shù)分頻與小數(shù)分頻

（1）奇數(shù)分頻【例9.10】占空比50%的奇數(shù)分頻（模7）modulecount7(reset,clk,cout);inputclk,reset;outputwirecout;reg[2:0]m,n;regcout1,cout2;assigncout=cout1|cout2; //兩個(gè)計(jì)數(shù)器的輸出相或always@(posedge

clk)beginif(!reset)begincout1<=0;m<=0;endelsebegin if(m==6)m<=0; elsem<=m+1;

if(m<3)cout1<=1; elsecout1<=0;endendalways@(negedge

clk)beginif(!reset)begincout2<=0;n<=0;endelsebegin if(n==6)n<=0; elsen<=n+1;

if(n<3)cout2<=1; elsecout2<=0;endendendmodule模7奇數(shù)分頻器功能仿真波形圖（QuartusⅡ）

【例9.11】占空比50%的奇數(shù)分頻modulecount_num(reset,clk,cout);parameterNUM=13;inputclk,reset;outputwirecout;reg[4:0]m,n;regcout1,cout2;assigncout=cout1|cout2;always@(posedge

clk)beginif(!reset)begincout1<=0;m<=0;endelsebegin if(m==NUM-1)m<=0; elsem<=m+1;

if(m<(NUM-1)/2)cout1<=1;elsecout1<=0;endendalways@(negedge

clk)begin if(!reset)begincout2<=0;n<=0;endelsebeginif(n==NUM-1)n<=0; elsen<=n+1;

if(n<(NUM-1)/2)cout2<=1;elsecout2<=0;endendendmodule模13奇數(shù)分頻器功能仿真波形圖（QuartusⅡ）

【例9.12】5.5半整數(shù)分頻源代碼modulefdiv5_5(clkin,clr,clkout);inputclkin,clr;outputreg

clkout;regclk1;wireclk2;integercount;xorxor1(clk2,clkin,clk1); //異或門always@(posedge

clkoutornegedge

clr) //2分頻器beginif(~clr)beginclk1<=1'b0;endelseclk1<=~clk1;endalways@(posedgeclk2ornegedge

clr) //模5分頻器beginif(~clr) begin count<=0;clkout<=1'b0;endelseif(count==5) //要改變分頻器的模，只需改變count的值

begin count<=0;clkout<=1'b1;endelsebegincount<=count+1;clkout<=1'b0;endendendmodule功能仿真波形5.5倍半整數(shù)分頻器功能仿真波形圖（QuartusⅡ）小數(shù)分頻

可用下面的方法大致實(shí)現(xiàn)小數(shù)分頻，即先設(shè)計(jì)兩個(gè)不同分頻比的整數(shù)分頻器，然后通過控制兩種分頻比出現(xiàn)的不同次數(shù)來(lái)獲得所需要的小數(shù)分頻值，從而實(shí)現(xiàn)平均意義上的小數(shù)分頻。

【例9.13】9.1小數(shù)分頻源代碼modulefdiv8_1(clk_in,rst,clk_out);inputclk_in,rst;outputreg

clk_out;reg[3:0]cnt1,cnt2; //cnt1計(jì)分頻的次數(shù)always@(posedge

clk_inorposedge

rst)beginif(rst)begincnt1<=0;cnt2<=0;clk_out<=0;endelseif(cnt1<9) //9次8分頻

beginif(cnt2<7)begincnt2<=cnt2+1;clk_out<=0;endelsebegincnt2<=0;cnt1<=cnt1+1;clk_out<=1;end end elsebegin //1次9分頻

if(cnt2<8)begincnt2<=cnt2+1;clk_out<=0;endelsebegincnt2<=0;cnt1<=0;clk_out<=1;end endendendmodule9.1小數(shù)分頻功能仿真波形（QuartusⅡ）

9.5數(shù)字跑表

設(shè)計(jì)一個(gè)數(shù)字跑表，該跑表具有復(fù)位、暫停、秒表計(jì)時(shí)等功能。

跑表設(shè)三個(gè)輸入端，分別為時(shí)鐘輸入（CLK）、復(fù)位（CLR）和啟動(dòng)/暫停（PAUSE）按鍵。復(fù)位信號(hào)高電平有效，可對(duì)跑表異步清零；當(dāng)啟動(dòng)/暫停鍵為低電平時(shí)跑表開始計(jì)時(shí)，為高電平時(shí)暫停，變低后在原來(lái)的數(shù)值基礎(chǔ)上繼續(xù)計(jì)數(shù)。

9.6實(shí)用多功能數(shù)字鐘用Verilog語(yǔ)言設(shè)計(jì)一個(gè)多功能數(shù)字鐘，數(shù)字鐘具有下述功能（1）計(jì)時(shí)功能：包括時(shí)、分、秒的計(jì)時(shí)。（2）定時(shí)與鬧鐘功能：能在設(shè)定的時(shí)間發(fā)出鬧鈴音。（3）校時(shí)功能：對(duì)小時(shí)、分鐘和秒能手動(dòng)調(diào)整以校準(zhǔn)時(shí)間。（4）整點(diǎn)報(bào)時(shí)功能：每逢整點(diǎn)，產(chǎn)生“嘀嘀嘀嘀—嘟”，四短一長(zhǎng)的報(bào)時(shí)音。

9.7字符液晶顯示控制

基于DE2-70平臺(tái)用FPGA控制字符液晶實(shí)現(xiàn)字符的顯示。字符液晶由液晶顯示器和專用的行、列驅(qū)動(dòng)器、控制器及必要的連接件裝配而成，可顯示數(shù)字和英文字符。字符液晶本身具有字符發(fā)生器，顯示容量大，功能豐富，一般最少可顯示1行8個(gè)或l行16個(gè)字符，每個(gè)字符由5×7、5×8或5×11的一組像素點(diǎn)陣排列構(gòu)成，字符間有一定的間隔，行與行間也有一定的間隔。

用狀態(tài)機(jī)實(shí)現(xiàn)字符顯示控制H1602B液晶模塊的讀/寫操作、屏幕和光標(biāo)的操作都是通過指令編程來(lái)實(shí)現(xiàn)的，為了方便控制，采用狀態(tài)機(jī)實(shí)現(xiàn)設(shè)計(jì)。在設(shè)計(jì)中設(shè)置8個(gè)狀態(tài)，分別是起始狀態(tài)CLEAR，設(shè)置CGRAM狀態(tài)SETCGRAM，工作方式設(shè)置狀態(tài)SETFUNCTION，顯示方式設(shè)置狀態(tài)SWITCHMODE，輸入方式設(shè)置狀態(tài)SETMODE，光標(biāo)歸位狀態(tài)RETURNCURSOR，字符移位狀態(tài)SHIFT，寫RAM狀態(tài)WRITERAM，狀態(tài)編碼采用One-Hot方式。9.8VGA圖像顯示控制器設(shè)計(jì)

VGA顯示器采用光柵掃描方式，即轟擊熒光屏的電子束在CRT顯示器上從左到右、從上到下做有規(guī)律的移動(dòng)，其水平移動(dòng)受水平同步信號(hào)HSYNC控制，垂直移動(dòng)受垂直同步信號(hào)VSYNC控制。掃描方式一般分為逐行掃描和隔行掃描，這里采用逐行掃描。完成一行掃描的時(shí)間稱為水平掃描時(shí)間，其倒數(shù)稱為行頻率，完成一幀（整屏）掃描的時(shí)間稱為垂直掃描時(shí)間，其倒數(shù)稱為場(chǎng)頻，又稱刷新率。VGA工業(yè)標(biāo)準(zhǔn)要求的時(shí)鐘頻率如下：時(shí)鐘頻率（Clockfrequency） 25.175MHz（像素輸出的頻率）行頻（Linefrequency） 31469Hz場(chǎng)頻（Fieldfrequency） 59.94HzVGA行掃描時(shí)序VGA場(chǎng)掃描時(shí)序VGA時(shí)序行掃描時(shí)序要求（單位：像素，即輸出一個(gè)像素Pixel的時(shí)間間隔）場(chǎng)掃描時(shí)序要求（單位：行，即輸出一行Line的時(shí)間間隔）場(chǎng)同步頭場(chǎng)圖像場(chǎng)周期對(duì)應(yīng)位置V_TfV_TaV_TbV_TcV_TdV_TeV_Tg時(shí)間（Lines）222584808525行同步頭行圖像行周期對(duì)應(yīng)位置H_TfH_TaH_TbH_TcH_TdH_TeH_Tg時(shí)間（Pixels）8964086408800VGA圖像顯示控制器設(shè)計(jì)VGA圖像顯示控制器結(jié)構(gòu)框圖

本例顯示的圖像選擇標(biāo)準(zhǔn)圖像LENA，如圖9.32所示，圖像的尺寸為128×128點(diǎn)，格式為.bmp文件，R，G，B三基色信號(hào)分別用5bit，6bit，5bit來(lái)表示的LENA圖像的顯示效果，與用真彩顯示的圖像效果比較，直觀感受沒有很大的區(qū)別。圖像數(shù)據(jù)由自己編寫Matlab程序得到，具體如例9.17所示，該程序從lena.bmp圖像中得到R，G，B三基色數(shù)據(jù)并將數(shù)據(jù)寫入ROM存儲(chǔ)器的*.mif文件中（本例中為lena16.mif）。

R，G，B三基色信號(hào)分別采用5bit，6bit，5bit表示的LENA圖像9.9點(diǎn)陣式液晶顯示控制

GDM12864的結(jié)構(gòu)及指令

GDM12864A原理簡(jiǎn)圖

“寫數(shù)據(jù)”時(shí)序圖

指令名稱控制信號(hào)控制代碼RSR/WD7D6D5D4D3D2D1D0顯示開關(guān)設(shè)置000011111D顯示起始行設(shè)置0011L5L4L3L2L1L0頁(yè)面地址設(shè)置0010111P2P1P0列地址設(shè)置0001C5C4C3C2C1C0讀取狀態(tài)字01busy0on/offreset0000寫顯示數(shù)據(jù)10數(shù)

據(jù)控制指令功能表

用狀態(tài)機(jī)來(lái)進(jìn)行設(shè)計(jì)。設(shè)置5個(gè)狀態(tài)，分別是空閑狀態(tài)“Idle”，寫頁(yè)面地址狀態(tài)“Xpage”，寫列地址狀態(tài)“Yline”，寫數(shù)據(jù)狀態(tài)“Data”，顯示狀態(tài)“Display”。當(dāng)處于Xpage狀態(tài)時(shí)，rs=0，rw=0，按照前面介紹的命令格式“10111P2P1P0”將頁(yè)面地址送上數(shù)據(jù)總線(P2P1P0表示頁(yè)面地址)。當(dāng)處于Yline狀態(tài)時(shí)，rs=0，rw=0，將列地址“01C5C4C3C2C1C0”送上數(shù)據(jù)總線（C5C4C3C2C1C0代表0至63的列地址）。當(dāng)處于Data狀態(tài)時(shí)，rs=1，rw=0，依次將ROM中的顯示數(shù)據(jù)送上數(shù)據(jù)總線。將8個(gè)頁(yè)面全部掃描過一遍后，進(jìn)入Display狀態(tài)，rs=0，rw=0，將命令“00111111”送上數(shù)據(jù)總線。

液晶控制

9.10樂曲演奏電路采用FPGA器件驅(qū)動(dòng)小揚(yáng)聲器構(gòu)成一個(gè)樂曲演奏電路，演奏的樂曲選擇“梁祝”片段，其曲譜如下。

樂曲演奏的原理組成樂曲的每個(gè)音符的頻率值（音調(diào)）及其持續(xù)的時(shí)間（音長(zhǎng)）是樂曲能連續(xù)演奏所需的兩個(gè)基本數(shù)據(jù)，因此只要控制輸出到揚(yáng)聲器的激勵(lì)信號(hào)的頻率的高低和持續(xù)的時(shí)間，就可以使揚(yáng)聲器發(fā)出連續(xù)的樂曲聲。

樂曲演奏電路原理框圖

9.11異步串行接口（UART）設(shè)計(jì)

基本的UART通信只需要兩條信號(hào)線：RXD和TXD，TXD是UART的發(fā)送端,RXD是UART的接收端，接收與發(fā)送全雙工工作。

UART是異步通信方式，發(fā)送方和接收方分別有各自獨(dú)立的時(shí)鐘，傳輸?shù)乃俾视呻p方約定，使用起至式異步協(xié)議。起止式異步協(xié)議起止式異步協(xié)議的特點(diǎn)是一個(gè)字符一個(gè)字符地進(jìn)行傳輸，字符之間沒有固定的時(shí)間間隔要求，每個(gè)字符都以起始位開始，以停止符結(jié)束。每一個(gè)字符的前面都有一位起始位（低電平，邏輯值0），字符本身有5到8比特?cái)?shù)據(jù)位組成，接著是一位校驗(yàn)位（也可以沒有校驗(yàn)位），最后是一位（或一位半、二位）停止位，停止位后面是不定長(zhǎng)度的空閑位。停止位和空閑位都規(guī)定為高電平，這樣就保證起始位開始處一定有一個(gè)下降沿。數(shù)據(jù)接收數(shù)據(jù)接收：接收的首要任務(wù)是能夠正確找到數(shù)據(jù)的位置。這主要靠檢測(cè)數(shù)據(jù)的起始位和停止位來(lái)實(shí)現(xiàn)。起始位是一位0，它作為聯(lián)絡(luò)信號(hào)附加進(jìn)發(fā)送信息，因?yàn)榭臻e位都為高電平，所以當(dāng)接收數(shù)據(jù)線的信號(hào)突然變?yōu)榈碗娖綍r(shí)，告訴接收端數(shù)據(jù)的到來(lái)。一個(gè)字符接收完畢后，對(duì)數(shù)據(jù)進(jìn)行校驗(yàn)（若數(shù)據(jù)包含奇偶校驗(yàn)位），最后檢測(cè)停止位，以確認(rèn)數(shù)據(jù)接收完畢。

UART接收示意圖

由于傳輸中有可能會(huì)產(chǎn)生毛刺，接收端極有可能將毛刺誤認(rèn)為是起始位，所以要對(duì)檢測(cè)到的下降沿進(jìn)行判別。一般采用如下的方法